[VHDL编程] ddr2_v5

说明：基于FPGA v5的ddr2-sdram控制器的设计verilog-Based on FPGA v5 of ddr2-sdram controller design verilog
<铁鹏涛> 在 2025-07-28 上传 | 大小：12.86mb | 下载：0

[VHDL编程] FPGA-application

说明：28个FPGA应用开发代码实例，可供初学者学习使用-28 FPGA application development code examples
<铁鹏涛> 在 2025-07-28 上传 | 大小：1.76mb | 下载：0

[VHDL编程] alarm

说明：利用vhdl和verilog两种方式可以实现的fpga芯片的数字钟，其中包含多个可设计改动的个性化模块。源代码利用quartusii平台写作，可移植性很强。-Using vhdl and verilog fpga can be achieved in two ways-chip digital clock, which includes several design changes personality module. Source code using the platform quartu
<程煜河> 在 2025-07-28 上传 | 大小：313kb | 下载：0

[VHDL编程] calculator

说明：利用verilog和vhdl两种语言写作的计数器，还有个性化设计模块，利用quartusii平台写作。-Use verilog and vhdl counter writing in two languages, as well as personalized design module, using the platform quartusii writing.
<程煜河> 在 2025-07-28 上传 | 大小：919kb | 下载：0

[VHDL编程] booth

说明：比较好的带符号数乘法的方法是布斯(Booth)算法。它采用相加和相减的操作计算补码数据的乘积。Booth算法对乘数从低位开始判断，根据两个数据位的情况决定进行加法、减法还是仅仅移位操作。-Signed multiplication better approach is to Booth (Booth) algorithms. It uses the operation of addition and subtraction calculations complement data of the
<wangjun> 在 2025-07-28 上传 | 大小：16kb | 下载：0

[VHDL编程] alert

说明：eda电子钟闹钟模块的实现 -digital clock alert digital clock alert digital clock alert digital clock alert
<yuchen> 在 2025-07-28 上传 | 大小：2kb | 下载：0

[VHDL编程] conunt

说明：eda电子钟计时模块的实现 eda电子钟计时模块的实现 eda电子钟计时模块的实现-eda count eda count eda count eda count eda count eda count eda count eda count
<yuchen> 在 2025-07-28 上传 | 大小：3kb | 下载：0

[VHDL编程] CNT4

说明：ise组合逻辑电路中的4选1多路选择器+仿真文件-ise combinational logic circuit 4 to 1 multiplexer+ simulation file
<初末> 在 2025-07-28 上传 | 大小：640kb | 下载：0

[VHDL编程] count_8

说明：ise13.2环境下编写的8位二进制计数器+仿真波形-ise13.2 environment prepared by the 8-bit binary counter+ simulation waveforms
<初末> 在 2025-07-28 上传 | 大小：838kb | 下载：0

[VHDL编程] DFF1

说明：ise13.2环境下编写的D触发器+仿真波形-ise13.2 environment prepared by the D flip-flop+ simulation waveforms
<初末> 在 2025-07-28 上传 | 大小：446kb | 下载：0

[VHDL编程] f_adder

说明：ise13.2环境下vhdl编写的全加器+仿真波形-ise13.2 vhdl prepared under the full adder+ simulation waveforms
<初末> 在 2025-07-28 上传 | 大小：447kb | 下载：0

[VHDL编程] h_adder

说明：ise13.2环境下VHDL编写的半加器器+仿真波形-ise13.2 environment half adder in VHDL simulation waveform control+
<初末> 在 2025-07-28 上传 | 大小：445kb | 下载：0