[VHDL编程] freq_4

说明：4分频时钟，同步，带清零功能。可用于时钟分频设计-4 divided clock, synchronization, with clear function. Can be used for clock divider design
<梅梅> 在 2025-06-13 上传 | 大小：22kb | 下载：0

[VHDL编程] multt

说明：该程序实现了一个16*16的乘法器，可以用作设计乘法器参考-The program implements a 16* 16 multiplier, multiplier design can be used as reference
<梅梅> 在 2025-06-13 上传 | 大小：23kb | 下载：0

[VHDL编程] 16_QAM

说明：用verilog 语言编译16QAM调制-a great complied code of 16QAM modulation for OFDM
<罗月> 在 2025-06-13 上传 | 大小：1kb | 下载：0

[VHDL编程] data_scramble

说明：用verilog 语言编译数字通信中的符号扰码，预防长1或长0的出现-a great complied code of data sramble for OFDM
<罗月> 在 2025-06-13 上传 | 大小：1kb | 下载：0

[VHDL编程] CP_adder

说明：用verilog 语言实现数字通信中最先进的技术之一中的OFDM技术中的添加循环前缀，可以减少码间干扰，并实现符号同步-a great complied code of cyclic prefix for OFDM which is good for intersymbol interference and inter channel interference
<罗月> 在 2025-06-13 上传 | 大小：1kb | 下载：0

[VHDL编程] Freq_Count_Test-8.15

说明：Verlag代码，频率计，计算输入触发信号的频率，频率=工作时钟/计数结果。-Verlag code, frequency meter, calculate the input trigger signal frequency, frequency = operating clock/count the results.
<Kg5> 在 2025-06-13 上传 | 大小：4.38mb | 下载：0

[VHDL编程] LAB2

说明：一步 学ZedBoard & Zynq-STEP BY STEP STUDY ZedBoard & Zynq
<刘玉顺> 在 2025-06-13 上传 | 大小：194kb | 下载：0

[VHDL编程] Lab3

说明：一步 学ZedBoard & Zynq-STEP BY STEP STUDY ZedBoard & Zynq
<刘玉顺> 在 2025-06-13 上传 | 大小：4.18mb | 下载：0

[VHDL编程] moshuzhuanhuan1111

说明：模数转换，将8路并行的数据缓存在FIFO中，再输出。通过时序控制A/D芯片的采集速度，和ARM板的接收速度。-Analog-to-digital conversion, eight road parallel data cached in FIFO, and output. By sequential control of A/D chip acquisition speed, and ARM board receives the speed.
<夏天翔> 在 2025-06-13 上传 | 大小：851kb | 下载：0

[VHDL编程] WISHBONE_conmax

说明：很详细的wishbone总线学习借鉴代码和文档-Very detailed wishbone bus to learn from the code and documentation
<haizi> 在 2025-06-13 上传 | 大小：651kb | 下载：0

[VHDL编程] counter_99

说明：XINLIX soprtan3 源码，实现计数器功能，可加减计数并在数码管上显示，可调节计数间隔。-XINLIX soprtan3 source code to achieve the counter function, counting and addition and subtraction on the digital display, adjustable counting interval.
<TSWC> 在 2025-06-13 上传 | 大小：861kb | 下载：0

[VHDL编程] signal_gen

说明：用于产生RGB信号，经常用于测试，非常经典-generate RGB signal，classically
<huangguilin> 在 2025-06-13 上传 | 大小：3kb | 下载：0