[VHDL编程] multi_cpu

说明：用xilinx ISE 14.3开发的多周期CPU系统，开发语言为verilog HDL.仿真调试与实际测试均已通过-Using xilinx ISE 14.3 development of multi-cycle CPU system, development language for verilog HDL. Simulation debugging and practical tests have passed
<张宇轩> 在 2025-06-06 上传 | 大小：2.13mb | 下载：0

[VHDL编程] lab5

说明：用xilinx　ISE14.3开发的单周期CPU系统，面向spartan Ⅲ板，仿真调试与实际测试均已通过。-Developed by xilinx ISE14.3 single-cycle CPU system, facing the spartan Ⅲ board simulation debugging and practical tests have passed.
<张宇轩> 在 2025-06-06 上传 | 大小：2.92mb | 下载：0

[VHDL编程] KEY4X4_1

说明：CPLD/FPGA，VHDL语言实现键盘按钮扫描，键盘扫描程序-CPLD/FPGA, VHDL language keyboard button scanning, keyboard scanning procedures
<孙祥> 在 2025-06-06 上传 | 大小：256kb | 下载：0

[VHDL编程] lab2parte1

说明：We want to show the values ​ set through the switches SW8-1 on the 7-segment display and HEX0 Hex1. Values ​ ​ are denoted SW4 and SW8-5-one, shown in Hex1 and diplays HEX0, respectively. Your circuit must be able to show the digits 0
<Lais> 在 2025-06-06 上传 | 大小：1kb | 下载：0

[VHDL编程] AD9226

说明：一个AD9226芯片的驱动，用FPGA写的。虽然简单，但是希望对各位有帮助-An AD9226 chip driver, FPGA written. Though simple, but I hope you will help
<王凌> 在 2025-06-06 上传 | 大小：1.33mb | 下载：0

[VHDL编程] AD9764

说明：一个AD9764的基于FPGA的驱动，希望对有需要的朋友有所帮助-An AD9764 FPGA-based drive, we want to help a friend in need
<王凌> 在 2025-06-06 上传 | 大小：1.36mb | 下载：0

[VHDL编程] cc

说明：自己写的一个简单模拟电话计费功能的代码，采用Verilog，用的是Xilinx的Spartan 3E-To write a simple function analog telephone billing code, Verilog, using the Xilinx Spartan 3E
<蔡青青> 在 2025-06-06 上传 | 大小：1.62mb | 下载：0

[VHDL编程] LCD12864

说明：利用语言实现LCD1602显示，较简单，易懂，并附有简单说明 ，verilog 学-The use of language LCD1602 display
<王明> 在 2025-06-06 上传 | 大小：413kb | 下载：0

[VHDL编程] cpu

说明：8位实验CPU设计利用设计好的指令系统，编写汇编代码，以便测试所有设计的指令及指令涉及的相关功能。设计好测试用的汇编代码后，然后利用Quartus II软件附带的DebugController,编写汇编编译规则。接着，利用DebugController软件把汇编编译之后的二进制代码置入到所采用的存储器中，并对设计好的8位CPU进行测试。-Eight experiments designed CPU design using the instruction set, write assembly
<Bingo> 在 2025-06-06 上传 | 大小：3.22mb | 下载：0

[VHDL编程] rom_mem

说明：设计14×6 位的ROM，其结构图如图1 所示。其中，reset 为复位按钮，可以采用TEC-CA 平台上的复位脉冲，对应ACEX1K100 型号芯片的管脚ID 为83，Cyclone 的则为240；clock 为时钟脉冲源，可采用TEC-CA 平台上单脉冲按钮，对应ACEX1K100 型号芯片管脚ID 为 79，Cyclone 的则为29；dout 为ROM 单元的输出引脚。-Design 146 of the ROM, the structure shown in Figure
<Bingo> 在 2025-06-06 上传 | 大小：107kb | 下载：0

[VHDL编程] asynram

说明：设计32×6位的RAM，其结构图如图2所示。其中，adr为地址引脚，cs、wr、rd分别为片 选、写和读引脚，din_out为输入输出引脚。当cs=0且wr由低到高（上升沿）时，din上的输 入数据写入adr指示的单元中；当cs=0且rd=0时，adr对应单元的数据在dout数据线上读出。 因wr在上升沿时写入数据，因此可以采用TEC-CA平台上的单脉冲按钮作为wr。-Design 326 of RAM, the structure shown in Figure 2. Which,
<Bingo> 在 2025-06-06 上传 | 大小：331kb | 下载：0

[VHDL编程] zsjk

说明：可以根据不同的注水要求，灵活预置不同的注水时间，实时监控和动态直观显示当前的注水时间信息，当注水完成时，提供远程报警功能。-According to different water requirements, flexibility preset different injection time, real-time monitoring and dynamic visual display of the current injection time information, when the
<reder> 在 2025-06-06 上传 | 大小：1kb | 下载：0