[VHDL编程] fulladd4

说明：全加器代码和测试激励文件，优化的全加器，占用FPGA资源少-Full adder code and test incentives
<张雷> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] trafic

说明：traffic.v&test stimulas ,traffic control system
<张雷> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] ddr_ram

说明：ddr_ram, ddr 工程调试文件，和测试向量激励-ddr_ram, ddr engineering code and test incentives document
<张雷> 在 2025-06-09 上传 | 大小：5kb | 下载：0

[VHDL编程] ssl_decompose

说明：SSL安全协议解码源代码，和测试激励文件-SSL security protocol decoder source code, and test incentives document
<张雷> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] pine_line_adder8

说明：8 位全加器的设计，采用多pipeline设计方法-8 full adder multi-pipeline design
<张雷> 在 2025-06-09 上传 | 大小：795kb | 下载：0

[VHDL编程] zigeti

说明：基于FPGA的verilog语言写的按键控制步进1 的输出占空比从1 到99 的脉冲波，并用两位数码管显示出脉冲波占空比，按键key10加1 ,按键key11减1 。-FPGA-based verilog language button control stepper output duty cycle of 1 from 1 to 99 of the pulse wave, and use two digital tube display pulse duty cycle, key ke
<尹佳佳> 在 2025-06-09 上传 | 大小：121kb | 下载：0

[VHDL编程] FPGA-TOOL-chipscope

说明：FPGA的仿真工具chipscope pro的使用方法-FPGA simulation tools to use chipscope pro
<liang> 在 2025-06-09 上传 | 大小：928kb | 下载：0

[VHDL编程] pingball

说明：用verilog写得弹珠小游戏，在BASYS平台上运行的-Pinball game with verilog written, running on a platform in BASYS
<呼呼> 在 2025-06-09 上传 | 大小：1.08mb | 下载：0

[VHDL编程] mac21

说明：this file is a multiply and accumulate logic built in VHDL platform.-this file is a multiply and accumulate logic built in VHDL platform.
<varun konda> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] tringular

说明：triangular wave in VHDL
<Ajay Kumar> 在 2025-06-09 上传 | 大小：262kb | 下载：0

[VHDL编程] lcd_verilog

说明：lcd programming for FPGA
<Ajay Kumar> 在 2025-06-09 上传 | 大小：353kb | 下载：0

[VHDL编程] 7_seg

说明：seven segment interfacing.
<Ajay Kumar> 在 2025-06-09 上传 | 大小：125kb | 下载：0