[VHDL编程] Cyclone4_SD_Card_Audio_Player

说明：基于cyclone4 FPGA芯片的音频播放器完成项目工程，包括SOPC项目代码，以及SD卡读取模块Verilog IP，以及完整的Q2下项目工程。-Cyclone4 FPGA chip based audio player to complete the project works, including the SOPC project code, and SD card reader module IP, as well as complete Q2 next project.
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[VHDL编程] Cyclone4_115_IR

说明：FPGA下红外收发项目工程，基于cyclone4 芯片，包括项目verilog源码已经sof下载文件，对于基于fpga的红外模块开发很有参考价值。-Project under infrared transceiver FPGA based cyclone4 chips, including project sof verilog source code has been downloaded files for fpga-based infrared module development of
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[VHDL编程] DCT_IP_Testbench

说明：一个DCT变换的完整IP，基于Verilog编写，同时包括完成的testbench，方便模块的仿真和测试。-DCT transform a complete IP, based on Verilog prepared, including both complete testbench, convenient module simulation and testing.
<bankfly> 在 2025-06-09 上传 | 大小：29kb | 下载：0

[VHDL编程] Signal3

说明：ISE设计的三角波发生器VHDL实现及报告-ISE Design of the triangular wave generator VHDL implementation and reporting.
<刘银龙> 在 2025-06-09 上传 | 大小：101kb | 下载：0

[VHDL编程] T

说明：T触发器 T触发器VHDL实现及报告 FPGA-T flip-flop VHDL implementation and reporting.
<刘银龙> 在 2025-06-09 上传 | 大小：36kb | 下载：0

[VHDL编程] verilogiic1121

说明：IIC的好程序，VHDL程序设计。有收藏价值。-iic
<aat> 在 2025-06-09 上传 | 大小：464kb | 下载：0

[VHDL编程] qiangdaqi

说明：设计一个四路抢答器。抢答器必须具有互锁功能，同时抢答时每次只能有一个输出有效。同时，抢答时具有计时功能，限定选手的答题时间，在接近规定时间时进行提示，达到规定时间发出终止音。主持人可控制加分或减分。-Design a four-Responder. Responder must have the interlock function, while there can be only one answer when output is active. Meanwhile, the answer,
<周慧> 在 2025-06-09 上传 | 大小：465kb | 下载：0

[VHDL编程] simple-GBW-gauge

说明：本程序为基于51单片机和cycloneIII FPGA与外围电路的运放GBW(单位增益带宽)测量程序。-This procedure is based on 51 single chip microcomputer and cycloneIII FPGA and peripheral circuit of the op-amp GBW (unit gain bandwidth) measurement procedures.
<落尽> 在 2025-06-09 上传 | 大小：923kb | 下载：0

[VHDL编程] tongxin485

说明：关于Verilog语言学习-485通信程序-Verilog on language learning-485 communication program
<pyg> 在 2025-06-09 上传 | 大小：13.03mb | 下载：0

[VHDL编程] design

说明：移动目标识别与跟踪 移动目标识别与跟踪-Moving target identification
<zucezuanyong> 在 2025-06-09 上传 | 大小：419kb | 下载：0

[VHDL编程] Bonus-Lab-Test-Version-draft6

说明：Verilog implementation of 8 bit computer for FPGA
<jeremy> 在 2025-06-09 上传 | 大小：4.21mb | 下载：0

[VHDL编程] 20131010-code

说明：fx2lp 68013 xilinx XC3s400 实现slave fifo通讯，包括68013的固件以及fpga的代码（verilog）。摸了好久才调试通过的，特共享出来解救苍生！-fx2lp 68013 xilinx XC3s400 slave fifo
<jianhaoran> 在 2025-06-09 上传 | 大小：868kb | 下载：0