[VHDL编程] AD9910

说明：基于AD9910的Verilog程序，实现QPSK调制，只要再加少量代码就可实现8PSK调制-Based on Verilog AD9910 procedure, realization of QPSK modulation, just add a small amount of code can achieve 8PSK modulation
<> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] pipeline_lut_multiplier

说明：pipeline_lut_multiplier, 一个使用查找表实现的流水线乘法器，本程序使用verilog HDL language 语言编写-pipeline_lut_multiplier ，a multiplier based on look up tablets ,and it is programing in verilog language
<谷雨> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] sorter_block

说明：this is a code for a sorter block. read data a RAM and sort them. then write data in RAM-this is a code for a sorter block. read data a RAM and sort them. then write data in RAM
<mohsen> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] allcode

说明：Verilog Source Code Basys2 , SevenSegment and Switch LED Intraction
<shobhit> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] ISEuart

说明：实现串口通信，Verilog语言，ISE开发环境，实现8字节的传输-Uart transition
<孟志彬> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] VHDL_Multiplier

说明：三种 VHDL 实现乘法器的方法，可以用于学习FPGA的时序、组合电路，同时附带了 TestBench 程序-Three kinds of methods to achieve multiplier in VHDL, with TestBench
<李成> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] Uart

说明：使用verilog语言实现FPGA与计算机串口的通信，包括clk分频，uart顶层文件，rx，tx。使用verilog-FPGA serial port to communicate with the computer, including the speed choose, uart top file, rx, tx. Use Verilog
<chen> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] mdio_slave_interface

说明：Management Data Input/Output Interfaces, or MDIO, are specified in the IEEE 802.3 standard. Their primary application is to provide a Serial Management Interface (SMI) to transfer management data between an Ethernet Media Access Controller (MAC)
<sherry> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] vga1

说明：利用Spartan3E 编写代码实现VGA显示器的单色显示、条纹显示等基本显示功能-use Spartan3e to make VGA display single color stripes
<李明> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] fir_lms

说明：基于FIR滤波器的LMS自适应算法的FPGA实现-FIR filter based on LMS adaptive algorithm on FPGA
<庄辉> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] stepmotor

说明：步进电机定位控制系统的VHDL程序与仿真-Stepper motor positioning control system procedures and VHDL simulation
<zj> 在 2025-12-23 上传 | 大小：5kb | 下载：0

[VHDL编程] Digital-Password-Lock

说明：数字密码锁具体要求如下： 1. 系统密码设置使用拨位开关sw[7:0]，限定为4位密码；sw[7:6]、sw[5:4]、sw[3:2]、sw[1:0]分别对应从左到右密码的第1、2、3、4位；每一位的取值范围限定在0、1、2三个数中。 2. 用btn[2:0]作为输入键，btn[0]、btn[1]、btn[2]分别对应的有效输入为十进制数0、1、2（由于btn数有限，系统不支持解锁含有数字3的密码）。 3. 输入的密码显示在7段数码显示管对应位上，顺序为从左至右，未输入密码时数码管
<刘东辉> 在 2025-12-23 上传 | 大小：5kb | 下载：0