[VHDL编程] clk_generator

说明：时钟分频代码，PWM产生 RTL 源代码。-clock divider，PWM generator RTL Source Code
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[VHDL编程] uart_rx

说明：硬件描述语言设计的串口UART 接收源代码。-VerilogHDL UART RX RTL SOURCE CODE
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[VHDL编程] uart_tx

说明：硬件描述语言设计的串口发送源代码UART TX SOURCE CODE-Verilog HDL UART TX RTL SOURCE CODE
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[VHDL编程] siweijishu

说明：verilog 四位十进制计数器 已经仿真正确-verilog four decimal counter
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[VHDL编程] shixukongzhi

说明：verilog 时序控制模块 做频率计时使用。-verilog timing frequency timing control module used to do.
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[VHDL编程] chengfaleijia

说明：verilog 乘法累加器 包括工程项目及仿真波形图-verilog multiplier-accumulator including the project and the simulation waveform
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[VHDL编程] LPM_RAM

说明：verilog 参数可设置调用模块RAM-verilog parameter can be set to call the module RAM
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[VHDL编程] pinlvji

说明：verilog 简易频率计的设置，包括整个工程-verilog simple frequency meter settings, including the entire project
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[VHDL编程] shizhong_xianshi

说明：使用Altera型FPGA的数字时钟，使用按键显示，具有调时计时功能-Using Altera FPGA-based digital clock, using the key display, with timing function when adjusting
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[VHDL编程] div_freq

说明：使用Altera的FPGA开发的频率合成器，实现输入频率的二等分、四等分、八等分等。-Altera' s FPGA development using a frequency synthesizer, the realization of the input frequency halved and quartered, eight equal portions and so on.
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[VHDL编程] eetop.cn_quartus_design

说明：verilog基本语法 适合入门学习 视频讲解-The basic syntax for entry-learning verilog video to explain
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[VHDL编程] eetop.cn_quartus_pgm

说明：verilog基本语法 入门的视频教程 flash的-verilog basic syntax of introductory video tutorials flash
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