[VHDL编程] FPGA_emif

说明：接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器，可实现全局复位，中断等功能。该模块以应用于实际的项目中，目前运行良好-FPGA to emif
<tyb0220> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] RLS.v

说明：用verilog实现的一个2抽头RLS自适应滤波器的代码-A realization with verilog HDL code of a two-tap RLS adaprive fliter
<xuweiwei> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] wcdma.v

说明：无线通信FPGA设计例13-6源代码，WCDMA系统小区搜索的FPGA实现 -Example 13-6 FPGA design of wireless communication source code, FPGA implementation of WCDMA system cell search
<xuweiwei> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] modulation-and-demodulation

说明：调制与解调系统的FPGA设计实现,包括2-ASK调制和解调,2-FSK调制和解调,2-PSK调制和解调,QPSK调制和解调,PPM调制和解调的verilog源代码。-FPGA design implementation of modulation and demodulation system, including 2-ASK modulation and demodulation, 2-FSK modulation and demodulation, 2-PSK modulation and
<xuweiwei> 在 2025-06-08 上传 | 大小：5kb | 下载：1

[VHDL编程] verilog-arbiter.tar

说明：Verilog arbitrator for Wishbone R3 compliant bus
<corgano> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] uart

说明：Verilog代码,串行发送一个起始位,8位数据位1停止位校验位,和波特率选择代码-Verilog code,Serial send a start bit, 8 data bits 1 stop bit no parity bit, and with a baud rate selection code
<侯春雷> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] Source-code-(all)

说明：direct sequence to generate sine code for altera
<jack abraham> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] electric-clock

说明：电子钟，采用数码管显示，实现日历，时钟，校准，定时器功能-Electronic clock, the use of digital tube display, the realization of the calendar, clock, calibration, timer function
<ytxiaoxinxin> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] chore

说明：大学课程基于FPGA单音音乐芯片的设计与实现-University course is based on the design and implementation of FPGA monophonic music chip
<王策> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] i2c_slave

说明：Verilog实现的i2c从设备仿真模型，只需修改控制码就可直接使用，自用-Verilog implementations i2c slave device simulation models, simply modify the control code can be used directly, for personal use
<爱阳阳> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] Verilog_add_div_multi_exp

说明：使用verilog写的32位浮点数加法模块、浮点数乘法模块、浮点数除法模块、浮点数指数模块。指数模块是综合前面三个例化成泰勒级数求指数，迭代次数（可设置）决定了精度。-Use verilog write 32-bit floating-point addition module, floating-point multiplication module, floating-point division module, the floating point number index module.
<周和> 在 2025-06-08 上传 | 大小：5kb | 下载：0

[VHDL编程] hdl

说明：spi verilog ad9628-spi verilog ad9628
<dragonlee> 在 2025-06-08 上传 | 大小：5kb | 下载：0