[VHDL编程] quanjiaqi

说明：此程序是用VHDL语言描写的全加器程序，从顶层开始设计的-This procedure is described using VHDL full adder program, designed to start from the top
<魏银玲> 在 2025-06-09 上传 | 大小：98kb | 下载：0

[VHDL编程] doorlock

说明：基于FPGA设计的电子密码锁是一个小型的数字系统，与普通机械锁相比，具有许多独特的优点：保密性好，防盗性强，可以不用钥匙，记住密码即可开锁等。-FPGA-based design of the electronic code lock is a small digital system. It has many unique advantages：good privacy and security , it do not need the key but remember password to
<zm> 在 2025-06-09 上传 | 大小：16kb | 下载：0

[VHDL编程] test_ddr2_ip

说明：ddr2 SDRAM 高性能控制器及测试-DDR2 SDRAM High Performance Controller
<zdwang> 在 2025-06-09 上传 | 大小：11.26mb | 下载：0

[VHDL编程] verilog

说明：次doc文档中有ov7660摄像头模块的verilog驱动程序代码，可以实现对摄像头模块的驱动，实现摄像头的相应功能-There are times doc document verilog driver code ov7660 camera module, camera module can be achieved on the drive to achieve the corresponding functions of the camera
<刘佳毅> 在 2025-06-09 上传 | 大小：16kb | 下载：0

[VHDL编程] ddr3

说明：VHDL code sample.this files is the VHDL code for using of DDR3 and DDR2 SDRAM.
<homan> 在 2025-06-09 上传 | 大小：7kb | 下载：0

[VHDL编程] Dec_mul

说明：时间同步后即可确定每帧数据的起始位置，这样就能完整的截取下每一帧。但是，数据中还带有频偏信息。在常规的通信系统中，多普勒很小仅仅会带来很小的频偏，但是在大多普勒的情况下，频偏将非常大，20马赫的速度将会带来将近34K的频偏。因此，如何很好的纠正频偏即为本系统的难点。 OFDM中，我们将大于子载波间隔倍数的频偏称为整数倍频偏，而将小于一个子载波间隔的频偏称为小数倍频偏。频偏矫正精度只要能保证小于十分之一倍的子载波间隔，频偏就不会对均衡和解调造成影响。本文中我们借鉴这种思想，由于硬件资源限制，我
<Nico_S> 在 2025-06-09 上传 | 大小：13.74mb | 下载：0

[VHDL编程] edge

说明：fpga边沿中断检测程序，本程序可以用nios II 仿真。-fpga edge interrupt detection procedures, the procedures can be used nios II simulation.
<赵莉> 在 2025-06-09 上传 | 大小：11.15mb | 下载：0

[VHDL编程] rtc

说明：NIOS II下进行RTC实时时钟的开发,比较有难度的知识点： 1. PIO的深度应用； 2. C语言中函数指针的应用； 3. DS1302的驱动编写； 4. C语言中程序的模块化书写方式； -NIOS II development for the next RTC real time clock, have more knowledge of difficulty: . 1 PIO depth application 2 Application
<赵莉> 在 2025-06-09 上传 | 大小：11.27mb | 下载：0

[VHDL编程] int

说明：通过按键中断来进行电平中断实验，本程序可以使用DEBUG模式进行在线调试-To carry out the experiment through the key level interrupt interrupted, the program can use DEBUG mode for online debugging
<赵莉> 在 2025-06-09 上传 | 大小：10.6mb | 下载：0

[VHDL编程] quartus_works_second

说明：基于verilog语言的，FPGA程序，实现频率计与数码管显示功能，转换频率48M，精度1Hz，量程1Hz~9999Hz，有欠频率和超频率提示，精度与量程可随外部设备改变而改变，在EP1C3T100C8上亲测通过-Based verilog language, FPGA procedures to achieve frequency meter with digital display, switching frequency 48M, precision 1Hz, range 1Hz ~ 99
<FT_Young> 在 2025-06-09 上传 | 大小：4mb | 下载：0

[VHDL编程] ALU-and-Register-File

说明：ALU&Register Files(RF)之實現和其資料路徑的組合，包含了(1)ALU(2)Register File (RF)(3)Serial-in parallel-out register file(4)ALU + RF datapath-To learn the Verilog design for ALU and Register Files which are two main building blocks of a CPU.
<sara kuo> 在 2025-06-09 上传 | 大小：6kb | 下载：0

[VHDL编程] Finite-State-Machines

说明：此壓縮檔包含四個資料夾(1)Moore Machine(2)Mealy Machine(3)Memory(4)A mini system，學習如何以階層化的方法去撰寫系統內部的小工作區塊，並了解迷你CPU內部的記憶體簡單的運作情形&資料串流-design the finite state machine and the mini system.
<sara kuo> 在 2025-06-09 上传 | 大小：10kb | 下载：0