[VHDL编程] Example-b8-3

说明：学习使用DO文件进行仿真的基本方法,根据ModelSim提供的命令或者Tcl/Tk语言的语法，将仿真Cmd流程的仿真命令依次编写到扩展名为“do”的宏文件中，然后直接执行这个DO文件，就可以完成整个仿真流程-DO learn how to use basic file simulation method, according to the syntax of the command or ModelSim provides Tcl/Tk language will flow simulation
<波罗的海> 在 2025-06-08 上传 | 大小：12kb | 下载：0

[VHDL编程] shift-register

说明：移位寄存器的设计与仿真 移位寄存器是既能寄存数据，又能使数据移位的电路。所谓移位功能，就是寄存在电路中的数据，可在移位脉冲的作用下，依次左移或右移。 移位寄存器不仅能用来存储数据，还能用来进行加减乘除的运算，以及串并数据转换，始终分频等，是应用最广泛的数字器件之一。 -Design and Simulation of the shift register are both hosting the data shift register, and can make the data s
<Zero Liang> 在 2025-06-08 上传 | 大小：3kb | 下载：0

[VHDL编程] fifo

说明：一个经典的fifo的Verilog工程实例，相信对初学者会有一定的帮助。-A classic instance of fifo Verilog project, I believe there will be some help for beginners.
<Carl> 在 2025-06-08 上传 | 大小：1kb | 下载：0

[VHDL编程] timer

说明：基于VHDL语言的一个简单秒表，包含按键消抖模块、数码管译码、计时器等模块。直接适用于basys2和nexys3两个开发板。更改ucf文件后适用于其他开发板-A simple stopwatch based on VHDL, including key debounce module, digital decoder, timers and other modules. Directly applicable to basys2 and nexys3 two development boards
<潘健森> 在 2025-06-08 上传 | 大小：16kb | 下载：0

[VHDL编程] fifo2

说明：异步fifo 先进先出 用于缓冲数据，用verilog HDL所写，在quartus II中测试通过，modelsim仿真-Asynchronous fifo FIFO for buffering data, using verilog HDL written in quartus II test through, modelsim simulation
<T~T> 在 2025-06-08 上传 | 大小：4kb | 下载：0

[VHDL编程] audioloopback

说明：Verilog program for running a audio loopback system for AC97 codec.
<Nitesh> 在 2025-06-08 上传 | 大小：3kb | 下载：0

[VHDL编程] epm240_example

说明：十天学会FPGA之全部源码（郭天祥）,利用十天时间你就可以轻松掌握一门编程语言。-en days to learn the entire FPGA source code (guotianxiang)，Use ten days you can easily master a programming language.
<zhangxiaodong> 在 2025-06-08 上传 | 大小：302kb | 下载：0

[VHDL编程] taxifee

说明：出租车计费器，功能简单但是实用性强，适合于初学者学习使用。-Taxi meter, a simple but functional and practical, suitable for beginners to learn to use.
<Alan> 在 2025-06-08 上传 | 大小：519kb | 下载：0

[VHDL编程] DECODE_8B10B_V7_1

说明：这个文件描述了一个功能强悍的译码器，希望读者学习之后有自己的理解和想法，以学习到知识。-a decoder,which can make feel well .
<文明> 在 2025-06-08 上传 | 大小：9kb | 下载：0

[VHDL编程] youhua-Qsys-system-performance

说明：FPGA的Qsys系统的设计的优化设计中文资料-Qsys system optimization design of FPGA design Chinese data
<李志> 在 2025-06-08 上传 | 大小：768kb | 下载：0

[VHDL编程] serialport_prj

说明：用cpld实现串口的功能，该串口在接收到数据后会自动发出-With cpld serial feature will automatically send the serial data is received after
<姜文> 在 2025-06-08 上传 | 大小：347kb | 下载：0

[VHDL编程] test

说明：自己编的一个检测信号上升沿后处理，并延时分频处理的程序，已经仿真成功。-A rising edge detection signal own series of post-processing, and handling delay procedure divide has been successful simulation.
<狄正飞> 在 2025-06-08 上传 | 大小：1kb | 下载：0