[VHDL编程] eth_Management_interface

说明：FPGA verilog simple MAC 源码-FPGA verilog simple MAC source code
<Glee> 在 2025-06-21 上传 | 大小：5kb | 下载：0

[VHDL编程] xx_float_add

说明：32bit浮点数加法。只实现了两个正数的相加，通过modelsim仿真。开发环境为 Xilinx ISE。-32bit floating point adder. Only realized the sum of two positive numbers through modelsim simulation. Development environment for Xilinx ISE.
<王羽> 在 2025-06-21 上传 | 大小：495kb | 下载：0

[VHDL编程] chaoshengbo

说明：超声波测距单元，在测距完成后在8位数码管上显示测距结果，可用于小车防撞。-Ultrasonic Ranging unit can be used for car crash
<wanzhuan> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] phyjingjian

说明：通过fpga对phy芯片88e1111进行控制，可改变工作模式，传输速度等。-By fpga control of phy chip 88e1111 can change the working mode, the transmission speed.
<wanzhuan> 在 2025-06-21 上传 | 大小：4.91mb | 下载：0

[VHDL编程] rtl

说明：通过FPGA对pll进行控制，改变PLL 的输出频率。接口为spi接口。-Pll controlled by FPGA on changing PLL Output frequency. Interface spi interface.
<wanzhuan> 在 2025-06-21 上传 | 大小：57kb | 下载：0

[VHDL编程] crc

说明：一种另类的crc生成办法，改变了流水先结构而使用并行结构。可拓展思路。-An alternative way to generate crc, changing the water first structure to use parallel structures. To develop ideas.
<wanzhuan> 在 2025-06-21 上传 | 大小：3.72mb | 下载：0

[VHDL编程] special_crcb

说明：一种另类的crc生成办法，改变了流水先结构而使用并行结构。可拓展思路。-An alternative way to generate crc, changing the water first structure to use parallel structures. To develop ideas.
<wanzhuan> 在 2025-06-21 上传 | 大小：3.72mb | 下载：0

[VHDL编程] a

说明：基于fpga的vhdl十进制 计数器，简单好用-Decimal counter vhdl fpga-based, easy to use
<li> 在 2025-06-21 上传 | 大小：738kb | 下载：0

[VHDL编程] hengwenxiang

说明：恒温控制器，由状态机连接到温度传感器，温度控制的控制。该代码是用verilog编写的恒温控制，在每个语句有一个中文的描述-Thermostat controller, controlled by a state machine connected to the temperature sensors, temperature control. The code is written in verilog thermostat control, after each statement has a
<刘禹韬> 在 2025-06-21 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：有防抖模块的双键数字钟，可实现时分秒调节，24小时计时。-There are double anti-shake digital clock module, minutes and seconds can be achieved when the regulation, 24-hour clock.
<刘禹韬> 在 2025-06-21 上传 | 大小：2kb | 下载：0

[VHDL编程] Verilog_HDL-grammar-

说明：硬件教程，北航夏闻宇老师的，非常基础，适合初学者和进阶者打好基础-Hardware tutorial, Beihang University Teacher Xia Wenyu, very basic, lay a good foundation for beginners and advanced learners
<张耀元> 在 2025-06-21 上传 | 大小：60kb | 下载：0

[VHDL编程] wb_uart_latest.tar

说明：实现一个一16750/16550 UART。该UART内核是完全基于另一个OpenCores的项目：UART_16750塞巴斯蒂安维特。 请找到有关于UART内核的文档。 该接口是现在有8位Wishbone总线兼容。 随着GHDL模拟器只需运行： ./ghdl_uart.bat 使用任何其他模拟器，开始模拟以下perl脚本必须运行之前： uart_test_stim.pl> FILENAME.TXT 其中，FILENAME.TXT是通用的“stim_
<包> 在 2025-06-21 上传 | 大小：21kb | 下载：0