[VHDL编程] stack

说明：根据堆栈逻辑结构，使用Verilog编写的一个堆栈，并通过仿真实现了功能-fist in last out
<舒占军> 在 2025-06-20 上传 | 大小：4.3mb | 下载：0

[VHDL编程] KEY_LED_FPGA_VerilogHDL

说明：FPGA按键与LED，Verilog HDL代码-FPGA buttons and LED, Verilog HDL code
<贺炜> 在 2025-06-20 上传 | 大小：118kb | 下载：0

[VHDL编程] LCD1602_FPGA_VerilogHDL

说明：FPGA LCD1602显示，Verilog HDL代码-FPGA LCD1602 display, Verilog HDL code
<贺炜> 在 2025-06-20 上传 | 大小：279kb | 下载：0

[VHDL编程] LCD12864_FPGA_VerilogHDL

说明：FPGA LCD12864，Verilog HDL代码-FPGA LCD12864, Verilog HDL code
<贺炜> 在 2025-06-20 上传 | 大小：271kb | 下载：0

[VHDL编程] UART_FPGA_VerilogHDL

说明：FPGA RS232串口通信，Verilog HDL代码-FPGA RS232 serial communication, Verilog HDL code
<贺炜> 在 2025-06-20 上传 | 大小：254kb | 下载：0

[VHDL编程] J_TAP-state-transitions-described

说明：J_TAP状态转换描述程序，用VHDL语言描述J_tap的状态转换，可直接烧到EDA进行硬件实现。-J_TAP state transitions described in the program, J_tap using VHDL language to describe the state transitions can be directly burned EDA hardware implementation.
<閮戝竻> 在 2025-06-20 上传 | 大小：1kb | 下载：0

[VHDL编程] 0-example_test_board_x

说明：本板共有5个LED， 其中D1是板载3.3V指示灯； D2-D5是FPGA的IO口控制；在上电烧录程序后， D1点亮表示电源正常； 其余4个LED依次能够点亮表明硬件完好。-This Board consists of 5 LED, where D1 is the onboard 3.3V indicator D2-D5 FPGA IO mouth control power on after-burning program, D1 point light indicates that pow
<李万泉> 在 2025-06-20 上传 | 大小：3.37mb | 下载：0

[VHDL编程] 12061226project8

说明：基于VHDL的多周期cpu模拟，北航作业，已检测可以运行。-cpu simulator
<leon> 在 2025-06-20 上传 | 大小：45kb | 下载：0

[VHDL编程] T01_UART_CORE

说明：Verilog 实现的 UART串口读写控制核 参数化校验、时钟设置，完整工程（xilinx），包括文档、源码等。供学习参考，希望大家上传自己代码，共同提高，*小日本。-Verilog implementation of the UART serial port to read and write control nuclear parametric check, clock setting, complete project (Xilinx), including documentation
<FEIFEI> 在 2025-06-20 上传 | 大小：414kb | 下载：0

[VHDL编程] Ex10_music

说明： 用CPLD控制音频输出，实现音乐播放的功能，对时序控制。-With CPLD control the audio output to realize the music playback function, timing control.
<张永龙> 在 2025-06-20 上传 | 大小：295kb | 下载：0

[VHDL编程] real_matrix_pkg

说明：real matrix package is very goood
<savastakan> 在 2025-06-20 上传 | 大小：265kb | 下载：0

[VHDL编程] buzzer_sos

说明：verilog语言编写的能有次序控制输出莫斯密码SOS的模块。-verilog language written in order to have control of the module output Moss SOS password.
<陈忠德> 在 2025-06-20 上传 | 大小：1kb | 下载：0