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[VHDL编程] VD_212_correction
说明:对田耘等所著《无线通信FPGA设计》中第324页代码错误进行了更正,并对代码进行了注释。同时给出了测试激励文件。-Tian Yun and other book Wireless Communications FPGA design on page 324 of the code error has been corrected, and the code of the comments.At the same time gives the test bench files.<LIU-Jianlinag> 在 2025-06-23 上传 | 大小:239kb | 下载:0
[VHDL编程] master_bla
说明:master bla altera quartus II version 15<wira> 在 2025-06-23 上传 | 大小:2kb | 下载:0
[VHDL编程] altdq_dqs2
说明:altera ip a ltera ip-altera ip altera ip altera ip<wira> 在 2025-06-23 上传 | 大小:2.15mb | 下载:0
[VHDL编程] descore_latest.tar
说明:VHDL implementation of the classic DES block cipher (interactive architecture)<hj> 在 2025-06-23 上传 | 大小:6kb | 下载:0
[VHDL编程] pwm_latest.tar
说明:pulse width modulator, work as one PWM or one timer. 16 bit main counter<hj> 在 2025-06-23 上传 | 大小:125kb | 下载:0
[VHDL编程] scalable_arbiter_latest.tar
说明:a scalable synchronous round-robin arbiter. The arbiter is designed to run at reasonable clock speed with up to hundreds of request lines, and it grants in just a few clock cycles.<hj> 在 2025-06-23 上传 | 大小:52kb | 下载:0
[VHDL编程] statled_latest.tar
说明:a simple module to get the most of your on board heartbeat LED change or add more sequences easily in parameters file<hj> 在 2025-06-23 上传 | 大小:2kb | 下载:0
[VHDL编程] vhd2vl-2.4.tar
说明:convert VHDL files to Verilog files<hj> 在 2025-06-23 上传 | 大小:44kb | 下载:0