[VHDL编程] DSPCompress

说明：Quartus ii下dspcompress的文件-Quartus ii documents under dspcompress
<惠凯> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] ram_test

说明：实现cpld 外挂存储器,并实时测试内存的好坏.可嵌入到系统中-CPLD realize plug memory, and real-time test of good or bad memory. Can be embedded into the system
<曾工> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] shoupiao

说明：地铁售票系统，基于vhdl 有多种功能-Subway ticketing system, has multiple functions based on the VHDL
<lihoukiang> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] cordic_3

说明：流水线结构的cordic，可以输出sin/cos-Pipelined structure cordic, can output sin/cos
<zq> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] LCD1602_B

说明：关于1602的液晶显示驱动程序，不过如果直接用的话可能不行，不同的型号要做一定的修改。-About 1602 of the liquid crystal display driver, but if the direct use of the words may not do, the different models to do some modifications.
<贾晓东> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] fsm8051

说明：：首先介绍了DS--UWB系统的的发射与接收模型，然后分析了利用滑动相关法对信道进行估讣，并巾此给出 了不同RAKE接收机RAKE合成权系数选取方案。对接收机采用最大比(MRC)、最小均方误差(MM SE)及带均衡 器的(MRC)合并系数选取的误码性能进行了仿真和对比。结果表明了带均衡器的MRC—RAKE只用较少的分支 就可以达到接收性能明显优于MMSE—RAKE的程度。尤其在信噪比比较大时。这种优势更加明显。-: First of all, the introduction of
<季昀> 在 2025-06-22 上传 | 大小：1kb | 下载：1

[VHDL编程] pc

说明：：首先介绍了DS--UWB系统的的发射与接收模型，然后分析了利用滑动相关法对信道进行估讣，并巾此给出 了不同RAKE接收机RAKE合成权系数选取方案。对接收机采用最大比(MRC)、最小均方误差(MM SE)及带均衡 器的(MRC)合并系数选取的误码性能进行了仿真和对比。结果表明了带均衡器的MRC—RAKE只用较少的分支 就可以达到接收性能明显优于MMSE—RAKE的程度。尤其在信噪比比较大时。这种优势更加明显。-: First of all, the introduction of
<季昀> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] currentRAM

说明：通用存储器代码,一个典型的通用存储器的代码,希望对大家有所帮助-General memory code, a typical general-purpose memory of the code, and they hope to help everyone
<wx> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] lcd

说明：本程序是用VHDL语言编写液晶驱动程序,实现在液晶上显示"年"字的功能.-This procedure is used VHDL language LCD drivers, realize in the liquid crystal display in the function of the word.
<何平> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] clk_div

说明：VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3-Verilog realize multi-clock, can be applied to assembly line. Input CLK, the output CLK1, CLK2, CLK3
<kaimen> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] 128×16ram

说明：VHDL程序设计的RAM存储器，双端口，128×16比特-VHDL programming RAM memory, dual-port, 128 × 16 bits
<petri> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] add_1p

说明：2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD-Realize two lines of eight full adder of the VHDL code, applicable to altera series of FPGA/CPLD
<wgx> 在 2025-06-22 上传 | 大小：1kb | 下载：0