[VHDL编程] safe_state_machine_v

说明：The Verilog HDL Templates for State Machines that included in the Design Example web page are: o 4-State Mealy State Machine o 4-State Moore State Machine o Safe State Machine o User-Encoded State Machine-The Verilog HDL Templates for S
<tiangang> 在 2025-06-18 上传 | 大小：2kb | 下载：0

[VHDL编程] OV7670_VGA

说明：实现OV7670照相机采集和在VGA显示屏上进行显示，易于理解和学习。-OV7670 camera acquisition and display on VGA display screen, easy to understand and learn.
<卢文建> 在 2025-06-18 上传 | 大小：886kb | 下载：0

[VHDL编程] dac_ctl

说明：主要功能为控制DAC芯片，来控制压控晶体振荡器，产生所需的时钟信号。-Mainly used for DAC control VCO to generate the required clock signal can be used directly.
<王平> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] pwm

说明：VHDL, quartet 2 , FPGA, cyclone II, controllen PWM brightness
<zeez> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] chuanxing

说明：VHDL的串行通信程序,硬件描述语言，使用xilinx ISE软件-VHDL serial communication program
<wkl> 在 2025-06-18 上传 | 大小：449kb | 下载：0

[VHDL编程] simplever

说明：this simple code to understand and, or and top level-this is simple code to understand and, or and top level
<goreng> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] Combinational

说明：this is a sample of combinational circuit in Verilog and VHDL. such as multiplexer, decoder, adder etc
<goreng> 在 2025-06-18 上传 | 大小：5kb | 下载：0

[VHDL编程] sequential

说明：this a sample of sequential circuit in verilog and VHDL-this is a sample of sequential circuit in verilog and VHDL
<goreng> 在 2025-06-18 上传 | 大小：108kb | 下载：0

[VHDL编程] Filterfgfftd

说明：LIBRARY ieee USE ieee.std_logic_1164.ALL library work use work.fft_pkg.all
<goreng> 在 2025-06-18 上传 | 大小：6.02mb | 下载：0

[VHDL编程] zongbian4

说明：基于verilog语言的差分曼彻斯特编码，内包含数据的采集，CRC校验（8位），和编码，输出。附有完整的工程文件。可直接调用modelsim仿真。-Based on differential Manchester encoding verilog language, and contains data collection, CRC check (8), and coding. With complete project file. Modelsim simulation can be call
<史成强> 在 2025-06-18 上传 | 大小：4.02mb | 下载：0

[VHDL编程] UART6

说明：its a Universal ART code writen by VHDL
<mohamed> 在 2025-06-18 上传 | 大小：24kb | 下载：0

[VHDL编程] xuexidds

说明：利用quartus平台使用verilog语言实现直接数字频率合成-Use quartus platform verilog language Direct Digital Synthesis
<刘维> 在 2025-06-18 上传 | 大小：38kb | 下载：0