[VHDL编程] EMIF

说明：这是DSP的EMIF总线和FPGA通信的实例，已经测试能用-This is DSP EMIF bus and FPGA communication as an example, has been testing can be used
<steef> 在 2025-06-24 上传 | 大小：120kb | 下载：0

[VHDL编程] sgmii

说明：这是有关V5中有关SGMII的开发例程，对于学习SGMII的同学会有帮助-This is the development of relevant V5 relevant SGMII routines, are helpful for learning SGMII homecoming
<steef> 在 2025-06-24 上传 | 大小：5.44mb | 下载：0

[VHDL编程] xapp897

说明：Video streaming example VHDL
<Yerba> 在 2025-06-24 上传 | 大小：6.63mb | 下载：0

[VHDL编程] DE2_115_ControlPanel_V2.2.0

说明：This file may be support learn VHDL code
<Phu> 在 2025-06-24 上传 | 大小：5.05mb | 下载：0

[VHDL编程] 25mto8k

说明：fpga编码，vhdl，将25m信号分频为8k信号，已仿真验证-fpga 25m to 8k
<向> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] CNT12

说明：通过一个简单完整而典型的12进制计数器的VHDL设计实例，来使大家初步了解用VHDL表达以及由此而引出的VHDL语言现象和语句规则。 让大家能够迅速的从整体上把握VHDL程序的基本结构和设计特点，达到快速入门的目的。 -Through a simple and complete and typical 12-band counter VHDL design examples, to make preliminary understanding of VHDL expression and the
<XINGJINGYU> 在 2025-06-24 上传 | 大小：33kb | 下载：0

[VHDL编程] fenpin5

说明：五分频器的VHDL语言设计，改变相关参数，可得到其他分频器，便于学习VHDL语言-Five frequency divider VHDL language design, change the relevant parameters, you can get other dividers, easy to learn VHDL language
<XINGJINGYU> 在 2025-06-24 上传 | 大小：106kb | 下载：0

[VHDL编程] DA

说明：结合硬件描述语言与电路设计的DA转换器设计，实现了递增波，递减波，阶梯波，三角波等-Combined with hardware descr iption language and circuit design of the DA converter design, to achieve the incremental wave, decreasing wave, ladder wave, triangular wave, etc.
<XINGJINGYU> 在 2025-06-24 上传 | 大小：1.88mb | 下载：0

[VHDL编程] Crack_for_QII_12.0

说明：quartus ii 12.0破解文件，包括32位和64位-quartus ii 12.0 crack file, including 32-bit and 64-bit
<sean> 在 2025-06-24 上传 | 大小：32kb | 下载：0

[VHDL编程] filter

说明：image filtering on gasian filtering in any RGB image with matlab
<vasanth> 在 2025-06-24 上传 | 大小：3.45mb | 下载：0

[VHDL编程] waveform_gen_latest.tar

说明：这个核心是一个向前的实现数控振荡器（NCO）-也被称为直接数字频率合成器（DDS）。除了生成标准的正弦/余弦输出波形，它也产生平方和锯齿用很少的额外资源输出。-This core is a straight forward implementation of a Numerically Controlled Oscillator (NCO)- also referred to as a Direct Digital Synthesizer (DDS). In addition to genera
<asdtgg> 在 2025-06-24 上传 | 大小：557kb | 下载：0

[VHDL编程] uart16550_latest.tar

说明：UART16550是16550兼容的UART核心（主要）。 总线接口是WISHBONE SoC总线启。B. 所有功能的标准选择16550 UART：FIFO的基础操作，要求和其他中断。 数据表可以下载从CVS树随着源代码-uart16550 is a 16550 compatible (mostly) UART core. The bus interface is WISHBONE SoC bus Rev. B. Features all the standa
<asdtgg> 在 2025-06-24 上传 | 大小：1.47mb | 下载：0