[VHDL编程] fixed_point_arithmetic

说明：该项目启动以便在verilog中创建定点（Q格式）算术模块-This project was started in order to create fixed point (Q format) arithmetic modules in verilog.
<asdtgg> 在 2025-08-18 上传 | 大小：7kb | 下载：0

[VHDL编程] FPGA_USB_Communication

说明：本软件利用USB控制芯片cy7c68013A实现了USB通讯。压缩文件包括在fpga里面编程的vhdl软件-This software uses the USB control chip cy7c68013A to achieve the USB communication. The compressed file include programming in FPGA VHDL software
<kc218> 在 2025-08-18 上传 | 大小：3.06mb | 下载：0

[VHDL编程] FirFilterChol

说明：在FPGA利用vhdl实现了32阶FIR滤波器。已经我利用了在几个对象。-In FPGA using VHDL to achieve a 32 order FIR filter. I ve used in many objects.
<kc218> 在 2025-08-18 上传 | 大小：11.63mb | 下载：0

[VHDL编程] FPGA-for-UART-source-code

说明：针对UART接口通信FPGA的Verilog源代码，主要包括串口读和串口写个模块-Verilog source code for UART interface communication FPGA, including serial read and serial write module
<王大锤> 在 2025-08-18 上传 | 大小：169kb | 下载：0

[VHDL编程] FPGA-VGA-interface-code

说明：针对显示器VGA接口通信FPGA的Verilog源代码，主要包括VGA行扫描和帧扫描模块-Verilog source code for communication VGA interface communication, including VGA line scan and fr a me scan module
<王大锤> 在 2025-08-18 上传 | 大小：501kb | 下载：0

[VHDL编程] BUJINDIANJI

说明：考虑单片机资源以及实际工作需要，—般在255个加速台阶内完成达到最高速度的启动、加速全过程，而当实际需要的(最高)速度随每次的执行任务情况变化而改变时，我们在程序设计上就按照工作对象的最高速度计算参数表，在每次启动电机运行前恨据需要行走总步数换算出最高加速台阶数量，基本上按照三个1/3的办法去换算，即1/3的行走步数用于加速，1/3用于保持高速运行，1/3完成从高速到低速的降速停止，实现自动调速。根据实际需要也可以用2/5-1/5-2/5方案调速，使电机完成总步数的时间更短一些，也有时为了保证电
<申彦磊> 在 2025-08-18 上传 | 大小：10.8mb | 下载：0

[VHDL编程] UART

说明：可完美实现FPGA与PC之间串口通信（只可传输8位信息）-Perfectly realize serial communication between FPGA and PC (8 message transmission only)
<赵嘉楠> 在 2025-08-18 上传 | 大小：3.14mb | 下载：0

[VHDL编程] PC_FPGA_Communication

说明：本软件利用串口实现了电脑和FPGA的通讯。采用vhdl。就是为了FPGA开发的基础软件。-This software uses serial port to realize the communication between computer and FPGA. Using vhdl. this is the basic software to develop the FPGA.
<kc218> 在 2025-08-18 上传 | 大小：1.44mb | 下载：0

[VHDL编程] board

说明：4位led灯以二进制从0000变化到1111，再从1111变化到0000，外加温度检测-4 led lights change 0000 to 1111 in binary, then change 1111 to 0000, plus temperature measurement
<张小二> 在 2025-08-18 上传 | 大小：3.29mb | 下载：0

[VHDL编程] pluse_count

说明：以利用FPGA系统时钟分频对定时器进行配置和定时操作。-To take advantage of the FPGA system clock frequency division for timer configuration and operation regularly
<KO> 在 2025-08-18 上传 | 大小：1kb | 下载：0

[VHDL编程] freq_100M

说明：在FPGA平台上，verilog,频率测量，已调试，可在quartus上打开。-On the FPGA platform, verilog, frequency measurement, debugged, can be opened on quartus.
<秦枫> 在 2025-08-18 上传 | 大小：14.93mb | 下载：0

[VHDL编程] m-Sequence

说明：FPGA,verilog,输出M序列，已调试成功，可直接在Quartus上打开。-FPGA, verilog, output M sequence, has been successfully debugged, can be opened directly on the Quartus.
<秦枫> 在 2025-08-18 上传 | 大小：4.88mb | 下载：0