[VHDL编程] CIC_Moore

说明：It is a complete project of Cache Interface Controller programmed in VHDL using the logic of Moore State Machine
<Mr J> 在 2025-12-24 上传 | 大小：353kb | 下载：1

[VHDL编程] quadrature_phase_detect

说明：verilog程序，正交鉴相算法。可用记事本打开。然后复制到Quartusii里。-The programe written in hardware discr iption languange verilog.
<yupeng> 在 2025-12-24 上传 | 大小：1kb | 下载：1

[VHDL编程] Avt3S400A_Eval_MB_I2C_temp_v10_1_00

说明：xilinx fpga edk开发实例，用I2C总线控制温度传感器-xilinx fpga edk development examples, with the I2C bus control temperature sensor
<包宰> 在 2025-12-24 上传 | 大小：466kb | 下载：1

[VHDL编程] ds18b20

说明：单路DS18B20的verilog HDL 代码，精度为1℃无须转换数据，直接输出结果。占用300个LE资源。-Single DS18B20 the verilog HDL code, and an accuracy of 1 ℃ without converting the data, direct output. Occupy 300 LE resources.
<chenwl> 在 2025-12-24 上传 | 大小：433kb | 下载：1

[VHDL编程] CANProtocolControllerIPCoreinVerilog

说明：一种基于CAN协议的IP核源代码，用Verilog语言实现-CAN Protocol Controller IP Core in Verilog.
<Nicholas> 在 2025-12-24 上传 | 大小：66kb | 下载：1

[VHDL编程] SPYRAL

说明：quartus2 9.1版本的破解文件，绝对好用，我正在用。-quartus2 9.1 version of crack files, absolutely easy to use, I was using.
<周利均> 在 2025-12-24 上传 | 大小：1.56mb | 下载：1

[VHDL编程] fpu100_latest.tar

说明：这是一个32位的浮点运算单元（FPU），它可以根据IEEE754标准被完全编译。此FPU已被硬件测试和被软件仿真通过。-This is a 32-bit floating point unit (FPU),It can do arithmetic operations on floating point numbers. The FPU complies fully with the IEEE 754 Standard. The FPU was tested and simulated in h
<赵恒> 在 2025-12-24 上传 | 大小：1.89mb | 下载：1

[VHDL编程] EDA_Design_Repor_for_FIR_Filter

说明：基于Quartus II的17阶FIR滤波器设计报告，详细介绍了从FIR滤波器原理到设计实现的全过程，适合学习。-Quartus II-based 17-order FIR filter design report, detailed from the realization of FIR filter theory to design the whole process, suitable for learning.
<张永杰> 在 2025-12-24 上传 | 大小：185kb | 下载：1

[VHDL编程] eth

说明：一个ahb接口的千兆以太网MAC，包括apb的配置接口-Ahb a Gigabit Ethernet interface MAC, including the configuration interface apb
<daisy> 在 2025-12-24 上传 | 大小：31kb | 下载：1

[VHDL编程] dds_final

说明：使用Verilog HDL语言实现的一个DDS，可以发生0-10Mhz正弦波、方波、三角波，频率步进可调，FM调制、AM调制，调制度可调。DA芯片为8位并行，160MHz-Using the Verilog HDL language implementation of a DDS, can occur 0-10Mhz sine, square, triangle wave, frequency step tunable, FM modulation, AM modulation, adjusta
<nostalgia> 在 2025-12-24 上传 | 大小：1.56mb | 下载：1

[VHDL编程] post_norm_mul

说明：符合IEEE754标准的32位浮点流水线乘法器 采用移位相加算法，-32-bit floating point pipeline multiplier on IEEE754 standard
<Thomas> 在 2025-12-24 上传 | 大小：3kb | 下载：1

[VHDL编程] manch

说明：该文件是一个完整的工程文件，用VerilogHDL语言编写，包括曼彻斯特编码器的设计文件和仿真测试文件以及解码器的设计文件和仿真测试文件。在Modelsim中仿真测试通过。-The document is a complete project file, with VerilogHDL languages, including the Manchester encoder design documents and simulation test files and decoder design
<dayu1994> 在 2025-12-24 上传 | 大小：120kb | 下载：1