[VHDL编程] chuan2

说明：用verilog HDL编写的并串转换模块，在ISE软件仿真过，也可综合-Prepared using verilog HDL and string conversion module, in the ISE software simulation, and can also be integrated
<李晶> 在 2025-06-18 上传 | 大小：780kb | 下载：0

[VHDL编程] bingchuan2

说明：verilogHDL编写的并串转换模块，在ISE软件中仿真过，可综合，绝对是正确的-prepared and verilogHDL string conversion module, the ISE simulation software that can be integrated, is absolutely correct
<李晶> 在 2025-06-18 上传 | 大小：208kb | 下载：0

[VHDL编程] bingchuan

说明：verilogHDL编写的并串转换模块，在ISE软件中仿真过，可综合，绝对是正确的-prepared and verilogHDL string conversion module, the ISE simulation software that can be integrated, is absolutely correct
<李晶> 在 2025-06-18 上传 | 大小：209kb | 下载：0

[VHDL编程] fir

说明：verilogHDL编写的低通滤波器模块，在ISE软件中仿真过-verilogHDL prepared by low-pass filter module, in the ISE simulation software have been
<李晶> 在 2025-06-18 上传 | 大小：139kb | 下载：0

[VHDL编程] modulation

说明：verilogHDL编写的QPSK选相法调制模块，在ISE软件中仿真过，可综合，绝对是正确的-verilogHDL preparation phase of the QPSK modulation selection module, in the ISE simulation software that can be integrated, is absolutely correct
<李晶> 在 2025-06-18 上传 | 大小：4.74mb | 下载：0

[VHDL编程] uart

说明：基于FPGA的uart源代码，异步串行通信，vhdl书写的。-uart codes。write with vhdl.
<陈> 在 2025-06-18 上传 | 大小：274kb | 下载：0

[VHDL编程] Codingexperimentcrcdcord

说明：编码实验Your use of Altera Corporation s design tools, logic functions and other software and tools, and its AMPP partner logic -Coding experiment
<吕旭> 在 2025-06-18 上传 | 大小：132kb | 下载：0

[VHDL编程] shuzi

说明：数字电子钟设计，整点报时，时分秒分模块设计，另附实验报告和实验结果，内容详细不容错过-The design of digital electronic clock, the whole point of time when minutes and seconds sub-module design, an additional test reports and laboratory test results, the details not to be missed
<洪栋> 在 2025-06-18 上传 | 大小：1.25mb | 下载：0

[VHDL编程] stamp_seller

说明： 一个自动售邮票的控制电路。 用两个发光二极管分别模拟售出面值为六角和八角的邮票，购买者可以通过开关选择一种面值的邮票，灯亮时表示邮票售出。用开关分别模拟一角、五角和一元硬币投入。用发光二极管分别代表找回剩余的硬币。 要求：每次只能售出一枚邮票；当所投硬币达到或超过购买者所选面值时，售出一枚邮票，并找回剩余的硬币回到初始状态；当所投硬币值不足面值时，可以通过一个复位键退回所投硬币，回到初始状态。-An automatic control circuit sell stamps. With
<张三> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] lamp

说明：
<张三> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] subadd

说明：一个四位二进制加/减运算器。 要求：当控制端G＝0时做加运算，G＝1时做减运算。用发光二极管表示运算结果的正、负。用数码管显示运算结果：加运算时，相加之和不超过15，减运算时，结果可正可负，但都用原码表示。-Plus a four binary/by calculator. Requirements: When the control terminal G = 0 when computing increases, G = 1 when computing reduced. Computin
<张三> 在 2025-06-18 上传 | 大小：219kb | 下载：0

[VHDL编程] clk_div

说明：Clock division document
<mangesh.kathale> 在 2025-06-18 上传 | 大小：1kb | 下载：0