[VHDL编程] honggongneng

说明：是用quartus的调用宏功能！方便快捷-vhdl doors of the tri-state to achieve! Two-way input and output!
<张宏伟> 在 2025-06-09 上传 | 大小：226kb | 下载：0

[VHDL编程] fangdouchengxu

说明：是vhdl的防抖程序，十分简单，调用快捷！-Anti-shake is the vhdl procedure is very simple, quick call!
<张宏伟> 在 2025-06-09 上传 | 大小：232kb | 下载：0

[VHDL编程] shift

说明：用VHDL实现一个移位寄存器，是初学者需要掌握的一个简单的程序写法-Using VHDL realization of a shift register is available for beginners need a simple program written
<波波> 在 2025-06-09 上传 | 大小：282kb | 下载：0

[VHDL编程] szmiaobiao

说明：　应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了系统的开发时间，提高了工作效率。本文介绍一种以FPGA为核心，以VHDL为开发工具的数字秒表，并给出源程序和仿真结果。 -Application of VHDL language design digital systems, a lot of design work can be completed on the computer, thereby reducing system development time a
<yyyyyy> 在 2025-06-09 上传 | 大小：613kb | 下载：0

[VHDL编程] paobiao

说明：一个用verilog编的时钟程序A clock with the procedures for verilog-A clock with verilog program for A clock with the procedures for verilog
<lee> 在 2025-06-09 上传 | 大小：289kb | 下载：0

[VHDL编程] keyboardverilog

说明：键盘扫描verilog,键盘输入的扫描，用verylog语言编写-keyboard verylog
<张强> 在 2025-06-09 上传 | 大小：1kb | 下载：0

[VHDL编程] jtd

说明：本实验要完成任务就是设计一个简单的交通灯控制器，交通灯显示用实验箱的交通灯模块和七段码管中的任意两个来显示。系统时钟选择时钟模块的1KHz 时钟，黄灯闪烁时钟要求为2Hz，七段码管的时间显示为1Hz 脉冲，即每1s 中递减一次，在显示时间小于3 秒的时候，通车方向的黄灯以2Hz的频率闪烁。系统中用S1 按键进行复位。-To complete the tasks in this experiment is to design a simple traffic light controller, t
<卢陶> 在 2025-06-09 上传 | 大小：41kb | 下载：0

[VHDL编程] EPM240

说明：一些vhdl例子，希望大家喜欢，初学者还请多指教。-Some examples of vhdl I hope you like
<屈博> 在 2025-06-09 上传 | 大小：4.28mb | 下载：0

[VHDL编程] soc-gr0040-010309

说明：xsoc vhdl verilog risc cpu soc implementation in very liitle cpld or fpga
<urga turg> 在 2025-06-09 上传 | 大小：397kb | 下载：0

[VHDL编程] lariviere2008uclinux

说明：xsoc vhdl verilog risc cpu soc implementation in very liitle cpld or fpga
<urga turg> 在 2025-06-09 上传 | 大小：247kb | 下载：0

[VHDL编程] Flashcontrollerxilinx

说明：Single power supply operation — Full voltage range: 2.7 to 3.6 volt read, erase, and program operations — Separate VCCQ for 5 volt I/O tolerance n Automated Program and Erase — Page program: 512 + 16 bytes — Block erase: 8 K + 256 bytes
<enyou> 在 2025-06-09 上传 | 大小：828kb | 下载：0

[VHDL编程] 50M

说明：verilog 语言写的分频模块，实现用50Mhz的时钟频率分出1hz的频率，也就是一秒的频率-verilog language sub-frequency module, using the 50Mhz clock frequency 1hz separation, that is, the frequency of second
<lvlv> 在 2025-06-09 上传 | 大小：1kb | 下载：0