[VHDL编程] xapp622

说明：644 MHz SDR LVDS 发射器/接收器(verilog and doc)-644-MHz SDR LVDS Transmitter/Receiver
<wicky> 在 2025-06-19 上传 | 大小：347kb | 下载：0

[VHDL编程] xapp860

说明：16通道DDR的LVDS接口（VHDL,Verilog and doc）-16-Channel, DDR LVDS Interface with Real-Time Window Monitoring
<wicky> 在 2025-06-19 上传 | 大小：635kb | 下载：0

[VHDL编程] FPGA

说明：本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： l 在于规范整个设计流程，实现开发的合理性、一致性、高效性。 l 形成风格良好和完整的文档。 l 实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 便于新员工快速掌握本部门FPGA的设计流程
<your name> 在 2025-06-19 上传 | 大小：32kb | 下载：0

[VHDL编程] _QuartusII

说明：华为_QuartusII指南，华为_QuartusII指南华为_QuartusII指南-华为_QuartusII指南华为_QuartusII指南华为_QuartusII指南
<your name> 在 2025-06-19 上传 | 大小：2.34mb | 下载：0

[VHDL编程] watch_dog_rtl_source

说明：Watchdog timer verilog RTL code
<Chris> 在 2025-06-19 上传 | 大小：10kb | 下载：0

[VHDL编程] timer_rtl_source

说明：Timer verilog RTL code
<Chris> 在 2025-06-19 上传 | 大小：11kb | 下载：0

[VHDL编程] D

说明：bit append16 VHDL source code
<kim> 在 2025-06-19 上传 | 大小：2kb | 下载：0

[VHDL编程] shiyan7

说明：EDA 2000 VHDL 试验箱 试验七源代码,LCD显示控制设计。 -EDA 2000 VHDL source code for the seven test chamber, LCD display control design.
<lb> 在 2025-06-19 上传 | 大小：513kb | 下载：0

[VHDL编程] VerilogCode

说明：本代码是在做verilog程序开发时，可以应用的一些小模块，直接应用可缩减开发的周期。-The verilog code to do the procedure in the development, can be applied to a number of small modules that can be directly applied to reduce the development cycle.
<程龙> 在 2025-06-19 上传 | 大小：2kb | 下载：0

[VHDL编程] 123

说明：基于quartus的，状态机实现流水灯，verilog HDL语言编写-Quartus-based, the state machine to achieve water lights, verilog HDL language
<sky> 在 2025-06-19 上传 | 大小：230kb | 下载：0

[VHDL编程] IIR_Filter

说明：一个简要的低通滤波程序IIR Filter QuartusII7-IIR Filter QuartusII7
<张然> 在 2025-06-19 上传 | 大小：1kb | 下载：0

[VHDL编程] de2_lcm_ccd_sram

说明：这是altera公司DE2的lcm-ccd-sram的代码，希望对大家编写有用-this code based on the altera DE2 board
<ningning> 在 2025-06-19 上传 | 大小：897kb | 下载：0