[VHDL编程] keyboard

说明：fpga与4*8键盘和数码管结合的测试程序-fpga and 4* 8 keyboard and digital test procedures associated
<litong> 在 2025-06-20 上传 | 大小：401kb | 下载：0

[VHDL编程] system

说明：基于vhdl的简易数字频率计设计，已经经过调试，可直接使用-Vhdl based on a simple digital frequency meter design, have been debugging, can be directly used
<郭帅> 在 2025-06-20 上传 | 大小：2.48mb | 下载：0

[VHDL编程] 080637

说明：基于FPGA的VGA显示控制器的实现 VGA作为一种标准的显示接口得到广泛的应用。本论文依据VGA接口设计原理，采用VHDL语言以及Altera 公司的Cyclone系列FPGA进行VGA显示控制器的设计，最后给出了Ouartus II的仿真结果。-As a standard display interface，VGA has been widely used．According to the designing principle ofVGA interface， Use VttD
<吕大> 在 2025-06-20 上传 | 大小：137kb | 下载：0

[VHDL编程] vhdl_jifenping

说明：内包含奇数分频代码,写的简单,很容易懂, 希望对大家有帮助-Containing odd-numbered sub-frequency code, written in simple and very easy to understand, I hope all of you help
<gjp_rain> 在 2025-06-20 上传 | 大小：2kb | 下载：0

[VHDL编程] serial

说明：该程序用vhdl 编写，模拟串口工作，对上位机发送数据在串口调试工具下显示，接受上位机数据在数码管上显示-Vhdl prepared to use the program to simulate the serial port work, send data to the PC serial port debug tools in the next showed that IPC data in digital tube display
<gjp_rain> 在 2025-06-20 上传 | 大小：3kb | 下载：0

[VHDL编程] vhdl

说明：
<gjp_rain> 在 2025-06-20 上传 | 大小：203kb | 下载：0

[VHDL编程] dds

说明：用VERILOG语言实现的dds(直接数字频率合成器)-VERILOG language with the dds (DDS)
<叶少朋> 在 2025-06-20 上传 | 大小：102kb | 下载：0

[VHDL编程] pll

说明：用VERILOG语言实现的数字锁相环P-VERILOG language with the digital phase-locked loop PLL
<叶少朋> 在 2025-06-20 上传 | 大小：375kb | 下载：0

[VHDL编程] tlc5620dac

说明：用VERILOG语言写的控制DAC TLC5620的程序-VERILOG language used to control the DAC TLC5620 procedures
<叶少朋> 在 2025-06-20 上传 | 大小：273kb | 下载：0

[VHDL编程] wavegenerator

说明：开发环境为QuartusII，能产生正弦波、三角波、方波和锯齿波，幅度为5V，采样为8位，在开发板已经验证通过，有详细的波形图和管脚分配图。-Development environment for QuartusII, can generate sine wave, triangle wave, square wave and sawtooth wave, ranging from 5V, sampling for 8, in the development board has to verif
<李海明> 在 2025-06-20 上传 | 大小：487kb | 下载：0

[VHDL编程] chipscope

说明：FPGA调试工具chipscope 让调试变的更快更方便，减少FPGA的开发周期-FPGA debugging tools to enable debugging chipscope change faster and more convenient, reduce development cycle of the FPGA
<kevin> 在 2025-06-20 上传 | 大小：925kb | 下载：0

[VHDL编程] counter

说明：初学者学习modelsim的好例子，基于Verilog的计数器，带测试源码，在quartus2运行。-Modelsim beginners to learn a good example of Verilog based on the counter, with the test source code, running in quartus2.
<> 在 2025-06-20 上传 | 大小：3.73mb | 下载：0