[VHDL编程] 52_divider

说明：多倍（次）分频器 请注意: 本例的各个源描述的编译顺序应该是: 52_divider.vhd 52_divider_stim.vhd-Times (times) divider Please note: This case is described in various sources to compile the order should be: 52_divider.vhd 52_divider_stim.vhd
<朱琦> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] IIC_Verilog

说明：FPGA Verilog HDL模拟IIC通讯接口-FPGA Verilog HDL IIC Interface
<wolf> 在 2025-06-22 上传 | 大小：200kb | 下载：0

[VHDL编程] airconditioner

说明：中央空调的控制，3级控制系统，这个是中间控制的vhdl源代码-Central air-conditioning control, 3 control system, this is the middle of the control of vhdl source code
<周星> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] MAIN_TX_V10

说明：8路视频光端机的VHDL源码，此硬件使用以太网的SERDES 借用TBI接口传输PCM视频信号。-8-channel video PDH in VHDL source code
<tr> 在 2025-06-22 上传 | 大小：284kb | 下载：0

[VHDL编程] MAIN_RX_V10

说明：8路视频光端机 接收侧 VHDL源码，使用了千兆以太网SERDES芯片，基于TBI接口的PCM视频传输。-8-Channel Video Optical Receiver side of VHDL source code, using the Gigabit Ethernet SERDES chip, based on the TBI interface PCM video transmission.
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[VHDL编程] TX

说明：1路视频光端机的发射端，VHDL源码，使用全FPGA芯片的硬件，内建成帧、时钟、SERDES-The launch of a video PDH client, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
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[VHDL编程] RX

说明：1路视频光端机的接收端，VHDL源码，使用全FPGA芯片的硬件，内建解帧、时钟、DESERDES-PDH a video of the receiving end, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
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[VHDL编程] F7-2VT-1DR

说明：2路视频光端机的，VHDL源码，使用全FPGA芯片的硬件，内建成帧、时钟、SERDES-2-way video PDH' s, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
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[VHDL编程] HDB3

说明：用verilog HDL语言，通过一个4位移位寄存器实现一个信号转化为HDB3码并进行测试 -Using verilog HDL language, through a 4-bit shift register realization of a signal into HDB3 code and test
<空> 在 2025-06-22 上传 | 大小：1kb | 下载：0

[VHDL编程] sui

说明：应用硬件描述语言产生随机数，在模糊控制仿真中应用的较多-By VHDL generating random Numbers, in the application of the fuzzy control simulation
<彭杏波> 在 2025-06-22 上传 | 大小：285kb | 下载：0

[VHDL编程] telephone

说明：利用verilog语言设计公共电话共包括以下几个状态：挂机、待机、身份确认、修改密码、通话等五个状态。内含详细的源码以及设计过程、模块-The use of public telephones were verilog language design include the following states: hang up, standby, identification, change passwords, call the five states. Includes a detailed
<> 在 2025-06-22 上传 | 大小：389kb | 下载：0

[VHDL编程] QBB_SMALL_CPLD-32X512--2009-09-04

说明：实现大型LED屏显示的CPLD程序，对FPGA学习很有帮助-To achieve large-scale LED screen display of the CPLD program, very helpful for learning FPGA
<赵维> 在 2025-06-22 上传 | 大小：1.3mb | 下载：0