[VHDL编程] vani_tut

说明：A total of 52 files showing examples of shell scr ipting for Cadence NCSIM simulator, multiple single module + testbench examples in verilog 1995/2001, a "Randomized Smoothing Networks" paper (doc)+ppt+verilog codes and test bench from my EE7700 Dist
<Stephen Bishop> 在 2025-06-23 上传 | 大小：264kb | 下载：0

[VHDL编程] SDR

说明：FPGA based implementation of a SDR - codes in Verilog HDL for the processor and control.-FPGA based implementation of a SDR- codes in Verilog HDL for the processor and control.
<Sirisha> 在 2025-06-23 上传 | 大小：6kb | 下载：0

[VHDL编程] uart

说明：用VHDL编写的RS232串口的通信程序-Written with the VHDL serial RS232 communication program
<chenye> 在 2025-06-23 上传 | 大小：194kb | 下载：0

[VHDL编程] sin_cos

说明：运用Lattice IC 产生DDS功能-Lattice IC generated using DDS features
<lixunyang> 在 2025-06-23 上传 | 大小：4kb | 下载：0

[VHDL编程] EasyFPGA030.part1

说明：周立功 EasyFPGA030 开发板光盘1，-EasyFPGA030 development board CD-ROM 1
<> 在 2025-06-23 上传 | 大小：8.42mb | 下载：0

[VHDL编程] EasyFPGA030.part2

说明：周立功 EasyFPGA030 开发板光盘2，-ZLG EasyFPGA030 development board CD-ROM 2,
<> 在 2025-06-23 上传 | 大小：11.78mb | 下载：0

[VHDL编程] DE1_NIOS

说明：Altera DE1的NIOS源程序，非常有参考价值,可直接投入使用-the niosII project of Altera DE1 borad. It can be used directly
<gaoyukun> 在 2025-06-23 上传 | 大小：1.12mb | 下载：0

[VHDL编程] sdmlbeh

说明：This code implements the behavioral modelling of mealy type sequence detector to detect the sequence 1010. The code is a quartus project file.
<sidd> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] sdmlstruct

说明：This code implements the structural modelling of mealy type sequence detector to detect the sequence 1010. The code is a quartus project file
<sidd> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] sdmrbeh

说明：This code implements the behavioral modelling of a Moore type sequence detector to detect the sequence 1010. The code is a quartus project file
<sidd> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] sdmrstruct

说明：This code implements the structural modelling of mealy type sequence detector to detect the sequence 1010. The code is a quartus project file
<sidd> 在 2025-06-23 上传 | 大小：1kb | 下载：0

[VHDL编程] unishift

说明：An universal shift register performs the following tasks load, right shift ,left shift and parallel load as the selection inputs are 00,01,10,11 respectively. Such a register is implemented here in Quartus.
<sidd> 在 2025-06-23 上传 | 大小：1kb | 下载：0