[VHDL编程] cpld_config

说明：spartan3e starter kit,cpld 的配置文件-spartan3e starter kit,cpld configuration file
<xm> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR_Direkt_ak

说明：VHDL代码的直接型FIR滤波器22阶。Fa=48 kHz, Fc=10kHz 可以在ModelSim下仿真， FPGA实现。 -VHDL code of the direct-type 22-order FIR filter. Fa = 48 kHz, Fc = 10kHz can be under the ModelSim simulation, FPGA realization.
<李乔> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR_Direkt_BAB_P

说明：VHDL编写的代码。采用流水线方法实现的FIR滤波器。22阶。Fa=48kHz, Fc=10KHz。可用ModeSim仿真并FPGA实现-Code written in VHDL. Line method using the FIR filter. 22 bands. Fa = 48kHz, Fc = 10KHz. Can be used to achieve ModeSim simulation and FPGA
<李乔> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] fenpinqi

说明：偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循 环下去。这种方法可以实现任意的偶数分频。-Dual frequency many times: even several times frequency should be more familiar with all the sub-fre
<范尼> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] intfit

说明：基于Farrow结构的平方内插器，其中输入为8位的小数插值相位和8位的输入数据，实现8位数据输出，仿真验证结果显示此种方法占用资源少。-Farrow structure based on the square interpolator, which enter the decimal for the 8-bit and 8-phase interpolation of the input data to achieve 8-bit data output, simulation results
<徐爽> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] 8bitBoothMultiplier

说明：this booth multipler in verilog-this is booth multipler in verilog
<kim> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] song

说明：用EDA技术实现音乐的自动播放，此源代码用的是VHDL语言，-EDA technology with automatic music player, the source code using the VHDL language,
<枯在> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] Lab2a

说明：C Code for a Nios II to switch led on a board with an FPGA ALTERA
<gios78> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] Lab2b

说明：A C example for Nios II to use the timer and to obtain the time execution performance
<gios78> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] Lab3

说明：A simple example of an isr for the Nios -A simple example of an isr for the Nios II
<gios78> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] del_ctrl_rtl

说明：A VHDL logical example of memory delay controller -A VHDL logical example of memory delay controller
<gios78> 在 2025-06-04 上传 | 大小：1kb | 下载：0

[VHDL编程] del_ctrl

说明：A VHDL logical example of memory delay controller -A VHDL logical example of memory delay controller
<gios78> 在 2025-06-04 上传 | 大小：1kb | 下载：0