[VHDL编程] LVDS_Serdes_list_FPGA1

说明：FPGA之间的LVDS传输，采用serdes接口，传输速率达到400m-LVDS transmission between the FPGA using serdes interface, transfer rate up to 400m
<linpingping> 在 2025-06-05 上传 | 大小：13.67mb | 下载：0

[VHDL编程] EDAteaching

说明：系统介绍EDA技术的发展概述，相关概念，VHDL语言、MAX+PULS、QUARTUS的设计方法。-System overview of the development of EDA technology, related concepts, VHDL language, MAX+ PULS, QUARTUS design method.
<李明> 在 2025-06-05 上传 | 大小：13.73mb | 下载：0

[VHDL编程] NIOS_TFT

说明：用Quartus II 8.0（32bit），NIOS编译环境下，用TFT做的一个数码相框，附加原理图和veri-log程序代码-Using Quartus II 8.0 (32bit), NIOS compiler environment, TFT do with a digital photo fr a me, attached schematic and program code veri-log
<涂龙> 在 2025-06-05 上传 | 大小：13.73mb | 下载：0

[VHDL编程] 1-wireDS18B20

说明：基于Nios II设计的1-wire数字温度计-Nios II-based design of digital thermometers
<晏翊> 在 2025-06-05 上传 | 大小：13.68mb | 下载：0

[VHDL编程] AN152

说明：AMBA Application Note: AN152 - Using EB with CT11MPCore Core Tile. -This example shows how to use the EB baseboard with a CT11MPCore Core Tile. AMBA Application Note: AN152- Using EB with CT11MPCore Core Tile. The following board combinat
<余曉民> 在 2025-06-05 上传 | 大小：13.71mb | 下载：0

[VHDL编程] VerilogDesignand-test_PdfPCode

说明：Verilog 设计与验证源码+PDF，经典教程，对与RTL和状态机的理解有很大帮助，适合FPGA开发工程师。-Verilog design and verification source+ PDF, classic tutorial, and state machine understanding of RTL helps a lot, suitable for the FPGA development engineers.
<李康> 在 2025-06-05 上传 | 大小：13.66mb | 下载：0

[VHDL编程] tcp_tiaoshi

说明：fpga_sopc_enc28j60_tcp_ip_测试，源码程序包，本人测试通过！-Fpga_sopc_enc28j60_tcp_ip_ test, the source code packets, I test through!
<bangmin hu> 在 2025-06-05 上传 | 大小：13.69mb | 下载：0

[VHDL编程] nova

说明：基于H.264 视频编解码 verilog 基于H.264 视频编解码 verilog-Verilog based on the H.264 video codec based on H.264 video codec Verilog
<lan yu> 在 2025-06-05 上传 | 大小：13.7mb | 下载：0

[VHDL编程] my_eda(3-7)

说明：一些关于VHDL的基础小模块程序，比如分频，计数，移位，锁存等程序-Some small modules based on the VHDL program, such as frequency, counting, shift, latches and other procedures
<王超> 在 2025-06-05 上传 | 大小：13.7mb | 下载：0

[VHDL编程] Dec_mul

说明：时间同步后即可确定每帧数据的起始位置，这样就能完整的截取下每一帧。但是，数据中还带有频偏信息。在常规的通信系统中，多普勒很小仅仅会带来很小的频偏，但是在大多普勒的情况下，频偏将非常大，20马赫的速度将会带来将近34K的频偏。因此，如何很好的纠正频偏即为本系统的难点。 OFDM中，我们将大于子载波间隔倍数的频偏称为整数倍频偏，而将小于一个子载波间隔的频偏称为小数倍频偏。频偏矫正精度只要能保证小于十分之一倍的子载波间隔，频偏就不会对均衡和解调造成影响。本文中我们借鉴这种思想，由于硬件资源限制，我
<Nico_S> 在 2025-06-05 上传 | 大小：13.74mb | 下载：0

[VHDL编程] IMAGE_0424

说明：FPGA实现视频图像实时缩放功能 QUARTUS环境下测试成功-FPGA to achieve real-time video image zoom feature
<陆逸俊> 在 2025-06-05 上传 | 大小：13.69mb | 下载：0

[VHDL编程] ece5760-final-cwf38-mao65-as889

说明：BALL GAME + EDGE DETECTION FOR FPGA
<chun354 > 在 2025-06-05 上传 | 大小：13.72mb | 下载：0