[VHDL编程] MII

说明：这个很简单，但是很全面的网路资料，大家快看看哦。-This is simple, but very comprehensive network of information, we quickly take a look oh.
<张建平> 在 2025-06-16 上传 | 大小：6kb | 下载：0

[VHDL编程] jicunqi

说明：寄存器的VHDL实现，寄存一组二值代码，对寄存器的触发器只要求它们具有置1、置0的功能，在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁。-Register VHDL implementation, hosting a group of binary code, on the flip-flop registers only requires that they have set one, set 0 functions in CP are dancing along the
<张霄> 在 2025-06-16 上传 | 大小：6kb | 下载：0

[VHDL编程] mt48lc4m32a2

说明：SDRAM mt48lc4m32 的modelsim门级仿真模型- modelsim gate-level simulation model for SDRAM mt48lc4m32
<wyc> 在 2025-06-16 上传 | 大小：6kb | 下载：0

[VHDL编程] display

说明：在spartan3e开发板的数码管部分显示数字-Spartan3e development board in the digital control section shows the number
<长江> 在 2025-06-16 上传 | 大小：6kb | 下载：0

[VHDL编程] vhdl

说明：ldpc编码的vhdl的实现，一种802.13的方式-ldpc coding vhdl implementation, a 802.13 a way
<lq> 在 2025-06-16 上传 | 大小：6kb | 下载：0

[VHDL编程] progconterful

说明：four bit counter verlog source code for veriwell including test bench-four bit counter verlog source code for veriwell including test bench
<kaleem> 在 2025-06-16 上传 | 大小：6kb | 下载：0

[VHDL编程] verilog_example

说明：九个verilog源码例子，包括寄存器，状态机等，含testbench-9 verilog source code examples, including registers, state machines, with testbench
<楚寒> 在 2025-06-16 上传 | 大小：6kb | 下载：1

[VHDL编程] Verilog_SOM

说明：神经自适应算法的Verilog 实现,Som-Verilog, SOM
<eric> 在 2025-06-16 上传 | 大小：6kb | 下载：0

[VHDL编程] pos

说明：POS（10GE）verilog代码，加入到工程中就成为仿真平台POS发包、接收器。-POS（10GE）receiver and sender
<daisy> 在 2025-06-16 上传 | 大小：6kb | 下载：0

[VHDL编程] fifo

说明：fifo用Verilog hdl的实现，这是一个比较常用的源码，文档中有很详细的注释，初学者应该可以看懂。-implementation using Verilog hdl usb, this is a common source, the document had a very detailed notes, beginners should understand.
<zhulyan580086> 在 2025-06-16 上传 | 大小：6kb | 下载：0

[VHDL编程] 81404600digitalclock

说明：很强大的工具 希望大家可以喜欢 在生活中的应用-Very powerful tool for hope that we can enjoy the application in life
<奚洋> 在 2025-06-16 上传 | 大小：6kb | 下载：0

[VHDL编程] VHDLcodes

说明： Behavioral descr iption of ALU, RAM MODULE, ROM MODULE, DIVIDE BY N COUNTER, GENERIC DIVIDER 2n+1, GCD CALCULATOR, GCD FSM CODE, JK FLIP FLOP in VHDL . These are fully synthesized codes with optimization.- Behavioral descr iption of ALU, RAM MODULE,
<Vijay> 在 2025-06-16 上传 | 大小：6kb | 下载：0