[VHDL编程] UART

说明：UART receiver transmitter verlog code
<Jacknapes> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] char.tar

说明：传输线路逻辑，采用first in first out 算法进行data传输-fifo
<张雯> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] uart

说明：UART verilog 代码， 内置CPU接口方式，支持2线制和流控4线制。支持轮训和中断方式。-UART verilog source code
<dingyy> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] Verilog_RS_31_19

说明：RS Decoder (31,19,6) v1.1
<haha> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] verilog_code

说明：Verilog code for Traffic Light Controller, Real Time Clock
<Vinodh> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] Crack_QII91

说明：Quartus_II_9.1破解器.exe-Quartus_II_9.1 cracker. Exe
<xjtuweicui> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] tutorial

说明：another verilog VHDL tutorial, targeting altera DE2 board, but very intuituve.
<alzemiro> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] Auto_elect_ticket_machines

说明：数字逻辑的自动电子售票机的quartus编程。-Digital logic quartus automatic electronic vending machine programming.
<刘权> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] 61EDA_C2442

说明：ddr sdram控制器的例子，经过了仿真验证，没有问题-ddr sdram
<liumeng> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] 9.59

说明：实现9分59秒的记时功能 当输入1Hz的脉冲时，且START置1时，能正常记时，当将RESET置1时，可以实现复位功能 当将STOP置1时，可以停止记时，记时的能记到9分59秒-9 minutes and 59 seconds to achieve when the mind functions when the input pulse 1Hz, and START is set to 1, to normal mind, and when the RESET is set to 1 w
<钟祥> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] additionneur4_bits.tar

说明：It s a VHDL code source to implement the 4 bits additionor in VHDL
<ting liu> 在 2025-06-08 上传 | 大小：15kb | 下载：0

[VHDL编程] 86verilog

说明：以FPGA 芯片为平台构建了数字信号滤波实时处理模块, 给出了 50Hz 陷波器的切比雪夫Ê 型 IIR 数字 滤波器 4 阶级联的结构, 提出了对滤波器系数量化的逼近方法, 完成了基于 FPGA 的陷波器实现, 并成功地实现了 对含有工频 50Hz 噪声干扰的心电信号的滤波处理, 通过与M at lab 计算所得到的滤波处理效果进行比较分析, 结 果表明: 基于FPGA 采用切比雪夫Ê 型 4 级级联结构的 IIR 数字滤波器的误差满足设计要求-　W ith t
<任伟> 在 2025-06-08 上传 | 大小：15kb | 下载：0