[VHDL编程] shuzizhong

说明：本数字钟可实现正常计时，支持12小时和24小时两种计时方式的切换，允许用户手动调时和整点报时功能。 系统对外向用户提供了两个按键:功能键和调整键.功能键用于功能选择,调整键用于相关的时间调整. 当接通电源后系统便开始正常计时，如果按一下功能键，则进入调小时模式,再按一次则进入调分模式,再按则进入12/24小时模式选择设定,再按则恢复到正常计时状态. 在正常计时状态下，用户可以选择12或24小时的计时方式，第六个数码管的右下方小点亮表示是12小时模式，不亮表示24小时。整点报时时，六个数码管的
<ggy> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] 31-LED

说明：led控制流水动作来实现单片机的功能实现，进行软件仿真-to control led function
<段春姝> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] sjzjfq

说明：十进制加法器，适合初学者用，上实验课使用杠杠的-Decimal adder, suitable for beginners, on the experimental course using a lever! ! !
<谢云峰> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] infmt

说明：攒人品上传多年工作积累代码。主要功能是对视频输入信号的滤波等控制。可以综合。-Save the character to upload the accumulation of many years of working code. The main function is to control video input signal filtering. Can be integrated.
<fx10001> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] ss

说明：verilog语言编写的基于M序列的编解码设计-verilog language design M-sequence-based codec
<宋锴> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] LL

说明：verilog语言描述的SDRAM程序代码。-verilog language to describe the the SDRAM procedure code.
<whh> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] VHDL_pinlvbiao

说明：VHDL实现数字频率表功能，针对中科大复杂数字系统设计大实验进行功能补充-VHDL digital frequency table for the USTC complex digital systems design experimental functional supplement
<朱闻博> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] Multi

说明：A Complete Multicycle CPU Written in Verilog Lang.
<Aria> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] vhdl_sigmadelta

说明：Sigma-Delta audio DAC. Connect a RC lowpass filter to the pin to reduce noise and improve the audio quality.
<topper1010> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] wwww

说明：整个电路由单一饮料控制电路模块binctr.vhd和顶层电路模块refill.vhd组成；其中顶层电路模块中包含两种饮料控制电路，一种饮料为cola，另一种饮料为diet。其中每一种饮料的最大数量为3，当两种饮料的剩余数量均为0时使refill_bins置1。binctr.vhd控制电路以递减计数器为基础，并将该模块作为一个component包含在package中。-The entire circuit is controlled by a single beverage circuit the
<吴胜兵> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] src

说明：AXI Slave codes in verilog. Downloded from www.opencores.org free download
<Shibin Bose K> 在 2025-06-09 上传 | 大小：17kb | 下载：0

[VHDL编程] Check101

说明：检查O10连续信号并输出结果，当存在连续010信号时输出1-failed to translate
<wujae> 在 2025-06-09 上传 | 大小：17kb | 下载：0