[VHDL编程] wtut_vhd

说明：有关秒表的设计，很详细，包括测试文档，已经通过仿真。可供参考-On the stopwatch design, in great detail, including the test documents, has been through simulation. For reference
<邢继元> 在 2025-06-26 上传 | 大小：34kb | 下载：0

[VHDL编程] 1PPS

说明：应用VHDL语言将高稳晶振分频得到1pps，使用GPS的1pps信号作为触发-Application of VHDL language high stability crystal oscillator frequency to be 1pps, the use of GPS signals as a trigger of 1pps
<党晓圆> 在 2025-06-26 上传 | 大小：34kb | 下载：0

[VHDL编程] FFT_ip_veriolg_code

说明：ip核的FFTverilog源代码，说明不是很具体-ip nuclear FFTverilog source code, that is not very specific
<james_chan> 在 2025-06-26 上传 | 大小：34kb | 下载：0

[VHDL编程] szpljsj

说明： 数字频率计 数字频率计-Digital frequency meter digital frequency meter
<zzg> 在 2025-06-26 上传 | 大小：34kb | 下载：0

[VHDL编程] fpgaandmcuand25h20

说明：FPGA 和ＭＣＵ的并口通信　及ＭＣＵ和Ｅ２ＰＲＯＭ(FM25H20)SPI通信　　　 功能：ＦＰＧＡ对ＭＣＵ的写（ＦＰＧＡ发给ＭＣＵ的地址是写进Ｅ２ＰＲＯＭ的地址　，Ｅ２ＰＲＯＭ中的数据是　　　　　　ＦＰＧＡ发送的数据。） 　　　　ＦＰＧＡ对ＭＣＵ的读（ＦＰＧＡ读取它发给ＭＣＵ在Ｅ２ＰＲＯＭ中存取的数据） 　　　　程序和图见附件　　　恳请高手指导　　小弟急啊！-FPGA and MCU
<爱迪生法> 在 2025-06-26 上传 | 大小：34kb | 下载：0

[VHDL编程] traffic_controller

说明：it is a verilog code written for traffic light controller will synthesize in xinlix ise 8.2i.i have tested it om my kit.[i mae my own kit for spartan2 device].it is a state machine based code.-it is a verilog code written for traffic light controlle
<yasir ateeq> 在 2025-06-26 上传 | 大小：34kb | 下载：0

[VHDL编程] HuaweiFPGAdesignflowguide

说明：华为内部的FPGA设计培训教程，详细阐述了设计流程图、Verilog HDL设计、逻辑仿真、逻辑综合。对大家的学习一定有帮助的。-Huawei within the FPGA design training tutorial, a detailed flow chart of the design, Verilog HDL design, logic simulation, logic synthesis. Study of the U.S. must have help.
<张芸> 在 2025-06-26 上传 | 大小：34kb | 下载：0

[VHDL编程] CPLD

说明：摘要：本文主要介绍以CPLD 芯片进行十字路口的交通灯的设计，用CPLD 作为交通灯控制器的主控芯片，采用VHDL 语言编写控制程序，利用CPLD的可重复编程和在动态系统重构的特性，大大地提高了数字系统设计的灵活性和通用性。 关键词：CPLD；VHDL；交通灯控制器 中图分类号：TP39 Abstract ：This paper introduces the electronic-traffic lamp, which is based on the VHDL and is co
<jimmy> 在 2025-06-26 上传 | 大小：34kb | 下载：0

[VHDL编程] Verilogdaimajijing

说明：
<黄虎> 在 2025-06-26 上传 | 大小：34kb | 下载：0

[VHDL编程] FFT

说明：FFT高速傅立叶变换 VHDL完整源码 文档密码：www.armjishu.com 更多资料下载，欢迎登陆网站 www.armjishu.com
<saint_fang> 在 2025-06-26 上传 | 大小：34kb | 下载：0

[VHDL编程] edge_detection

说明：edge detection algorithm in verilog HDL, along with test bench file. compiled in modelsim6.1
<yahyajan> 在 2025-06-26 上传 | 大小：34kb | 下载：0

[VHDL编程] Ram_interface

说明：VHDL Ram interface which devaloped for 256K ram -VHDL Ram interface which devaloped for 256K ram
<Yehonatan> 在 2025-06-26 上传 | 大小：34kb | 下载：0