[VHDL编程] decoder

说明：3_8译码器 verilog代码 modelsim仿真-3_8 verilog code in modelsim simulation decoder
<zhou> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] exercicio4

说明：VHDL program. Calculator that do basic operations. Add, subtract, divide and multiplication using Cyclone -VHDL program. Calculator that do basic operations. Add, subtract, divide and multiplication using Cyclone II
<Ferdinando> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] sin_generator

说明：Sin Generator. 16 points on period.
<Evgeny> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] 1

说明：实现按键中断，在NIOS II IDE平台上实现按键中断，按键驱动程序在Quartus ii里面用VHDL编写。-interrupt
<stone> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] 11

说明：时钟功能显示 包括闰年 每个月不同的天数-Clock function display includes a different number of days each month, leap year
<刘斌> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] Desktop

说明：crc校验码verilog代码，24bits，按原理写的代码-cyclic redundancy check 24 bits verilog
<陈阳> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] lcd

说明：FPGA嵌入式开发中的NIOSii的LCD1602控制程序。-FPGA NIOSii LCD1602
<金> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] 8adder

说明：本实验示例中的8 位二进制并行加法器即是由两个4 位二进制并行加法器级联而成 的图13-4 所示的逻辑电路是由两个并行进位4 位加法器级联而成的8 位二进制加法 器-This is simple adder of 8 by VHDL.
<shuxj> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] vga_disp

说明：本程序为自己毕业设计用，可通过数据控制VGA显示动态竖彩条，为了使大家容易理解此程序，我对其中关键处作了详细说明，希望对FPGA爱好者和FPGA初学者有用!-The graduate program designed for their own use, data control via dynamic vertical color VGA display section, in order for you easy to understand this process, key Departm
<常娟成> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] fsk

说明：过零检测法设计了一种FSK数字解调器，实现了对FSK数字调制信号的解调，达到了解调的目的-Zero-crossing detection method designed a digital FSK demodulator is realized on the demodulation of FSK digital modulation signals, to understand the purpose of transfer
<朱伟> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] RS422_receiver

说明：UART--异步串行通讯 接收逻辑 （Verilog）16倍时钟接收-verilog--A UART Receiver 16 clock
<刘通> 在 2025-06-07 上传 | 大小：1kb | 下载：0

[VHDL编程] EDA3

说明：该程序是一个带记数使能，异步复位，带进位输出的增一 二十进制记数器，记数结果由共阴极七段数码管显示-The program is a band count enable, asynchronous reset, into digital output by 12 decimal counter, counting the results from the common cathode seven-segment LED display
<晶晶> 在 2025-06-07 上传 | 大小：1kb | 下载：0