[VHDL编程] Convolution

说明：
<龚阳> 在 2025-06-08 上传 | 大小：102kb | 下载：0

[VHDL编程] full11adder

说明：this is a full adder using VHDL it s really helpful
<marriott> 在 2025-06-08 上传 | 大小：102kb | 下载：0

[VHDL编程] jpegVerilog

说明：FPGA实现jpeg Verilog源代码-FPGA realization of jpeg Verilog source code
<许伟> 在 2025-06-08 上传 | 大小：102kb | 下载：0

[VHDL编程] verilog

说明：中文版Verilog HDL简明教程，很简洁，结合实例，很容易理解，适合初学者。-Chinese version of Verilog HDL A simple tutorial, very simple, with an example, it is easy to understand for beginners.
<邹仁波> 在 2025-06-08 上传 | 大小：102kb | 下载：1

[VHDL编程] fenpin

说明：分频器 8分频器 50 已经测试 可以用 代码可更改-Divider divider 8 has 50 percent can be used to test the code can change
<杨兴华> 在 2025-06-08 上传 | 大小：102kb | 下载：0

[VHDL编程] vga

说明：vga接口的源码测试程序、Verilog语言编写-vga
<wzk> 在 2025-06-08 上传 | 大小：102kb | 下载：0

[VHDL编程] 4bitALU

说明：4 bit ALU 设计功能仿真和门级仿真结果 -4 bit ALU
<吴涵> 在 2025-06-08 上传 | 大小：102kb | 下载：0

[VHDL编程] dds

说明：用VERILOG语言实现的dds(直接数字频率合成器)-VERILOG language with the dds (DDS)
<叶少朋> 在 2025-06-08 上传 | 大小：102kb | 下载：0

[VHDL编程] vga

说明：fpga 实现vga fpga/altera-fpga implementation vga fpga/altera
<小胡桃> 在 2025-06-08 上传 | 大小：102kb | 下载：0

[VHDL编程] RX

说明：1路视频光端机的接收端，VHDL源码，使用全FPGA芯片的硬件，内建解帧、时钟、DESERDES-PDH a video of the receiving end, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
<tr> 在 2025-06-08 上传 | 大小：102kb | 下载：0

[VHDL编程] TechXclusives-ReconfiguringBlockRAMs

说明：Xilinx FPGA block RAM reconfig via JTAG
<Kraja> 在 2025-06-08 上传 | 大小：102kb | 下载：0

[VHDL编程] FIFO

说明：该FIFO应当提供用户读使能和写使能输入控制信号，并输出指示FIFO状态的非空和非满信号，FIFO的输入、输出数据使各自的数据总线：in_data和out_data。-The FIFO should be provided to enable users to read and write enable input control signal, and outputs instructions FIFO status signals of non-empty and non-full, FIF
<terry> 在 2025-06-08 上传 | 大小：102kb | 下载：0