[VHDL编程] reg_comp

说明：4X4 KEYPAD 的密码比较模块，可以核对6位的密码-4x4 KEYPAD password comparison module, can check the password 6
<分第三> 在 2025-07-27 上传 | 大小：136kb | 下载：0

[VHDL编程] mod6_divide

说明：用VerilogHDL编写的，一个占空比为50％的6分频电路-prepared using Verilog HDL, a 50% duty cycle for the six sub-frequency circuit
<胡东> 在 2025-07-27 上传 | 大小：136kb | 下载：1

[VHDL编程] 100KE-NI

说明：基于fpga的计时模块设计，较简单是基础设计主要功能是计数。-Fpga-based timing module design is relatively simple, the main function of the basic design is to count.
<zhouzhou> 在 2025-07-27 上传 | 大小：135kb | 下载：0

[VHDL编程] vga

说明：此例程为基于FPGAVGA/LCD显示控制的实例，用Verilog语言实现。代码中有详细注释。并有相应的仿真代码，可以验证其功能完整性。-This routine for the FPGAVGA/LCD display control based on examples, using Verilog language. The code has detailed notes. And a simulation code corresponding, can verify its function
<张彦钦> 在 2025-07-27 上传 | 大小：135kb | 下载：0

[VHDL编程] mux16

说明：基于FPGA的verilog编写的乘法器-FPGA-based multiplier verilog prepared
<张毅> 在 2025-07-27 上传 | 大小：135kb | 下载：0

[VHDL编程] vga

说明：本文包含了VGA的verilog程序及测代码-This article contains a VGA verilog code and testing procedures
<钱红> 在 2025-07-27 上传 | 大小：135kb | 下载：0

[VHDL编程] ALU

说明：自己编写的Verilog ALU 效果还不错 可以-Verilog ALU
<john> 在 2025-07-27 上传 | 大小：135kb | 下载：0

[VHDL编程] 2.adder

说明：基于VHDL的全加器时间延迟分析，分析基本器件的传输延迟和惯性延迟-the analysis of timing delay of full adder in VHDL
<胡西> 在 2025-07-27 上传 | 大小：135kb | 下载：0

[VHDL编程] adder_shifter_counter

说明：用VHDL写的全加器，移位寄存器，和计数器，并有文档说明，非常详细。-Using VHDL write full adder, shift registers, and counters, and is documented in great detail.
<殷超> 在 2025-07-27 上传 | 大小：135kb | 下载：0

[VHDL编程] CAN-IP

说明：CAN控制器IP核(可直接在Nios II中使用)-CAN controller IP core (Nios II can be used directly in the middle)
<王绍楠> 在 2025-07-27 上传 | 大小：135kb | 下载：0

[VHDL编程] FPGAshumaguan

说明：基于FPGA设计的，可以实现数码管显示的程序-Based on FPGA design, the program of digital tube display can be realized
<刘华> 在 2025-07-27 上传 | 大小：135kb | 下载：0

[VHDL编程] DE2_TV_New_v2

说明：DE2官方板子程序，ALTERA官方代码，cyclone ii EP2C35F672C6N代码(DE2 official board procedures)
<蜂蜜柚子 > 在 2025-07-27 上传 | 大小：135kb | 下载：0