[VHDL编程] SN7448

说明：这是非常好的vhdl例子，大家看看吧，希望与大家分享更多的好东西-It is a very good vhdl example, we look at it, and we hope to share more good things
<fanbo> 在 2025-06-06 上传 | 大小：157kb | 下载：0

[VHDL编程] FLOOR1

说明：电梯的硬件描述语言设计，可以下载测试与仿真，通过EDA开发系统进行调试-lift the hardware descr iption language design, testing can be downloaded and simulation, through the development of EDA system debugging
<sunjiacun> 在 2025-06-06 上传 | 大小：157kb | 下载：0

[VHDL编程] shejiVerilogExample

说明：Verilog 程序例子 王金明：《Verilog HDL程序设计教程》程序例子，带说明。 -Verilog procedures guo examples : "Verilog HDL Design Guide" procedures example, take note.
<mingming> 在 2025-06-06 上传 | 大小：157kb | 下载：0

[VHDL编程] LS138

说明：通过vhdl实现ls138硬件功能 通过vhdl实现ls138硬件功能 -the descr iption of ls138 in vhdl
<asd> 在 2025-06-06 上传 | 大小：157kb | 下载：0

[VHDL编程] Project

说明：熟悉Altera IP的产生和实现方法定制一个8B10B编码器- 8B10B codeer
<寻宝人> 在 2025-06-06 上传 | 大小：157kb | 下载：0

[VHDL编程] DE2_TV

说明：这样的设计将DVD视频转换成合适的格式显示在CRT/ LCD显示器。应连接一个DVD视频源，如DVD播放器，在DE2开发板上的VIDEO IN端口。应连接一个CRT/ LCD显示器的VGA端口。应在DVD视频显示在监视器上。-This design converts DVD video into a format suitable for display on a CRT/LCD monitor. A DVD video source, such as a DVD player, should
<黯魂天残> 在 2025-06-06 上传 | 大小：156kb | 下载：0

[VHDL编程] adder16b

说明：16位寄存器设计，用VHDL语言编写，用于DDS信号源中项目-16 registers design using VHDL language for DDS signal source project
<王雪华> 在 2025-06-06 上传 | 大小：156kb | 下载：0

[VHDL编程] shumaguan

说明：verilog 写的，基于CPLD 的数码管实验，输入端是430单片机，cpld做了38译码器和8位所存-verilog written CPLD-based digital tube experiments, the input is 430 single, cpld made 38 decoder and 8 kept
<王晓磊> 在 2025-06-06 上传 | 大小：156kb | 下载：0

[VHDL编程] cycle_measure

说明：测量周期,此程序已经在EP2C板子上成功实现-mesure cycle
<zhai qing wei> 在 2025-06-06 上传 | 大小：156kb | 下载：0

[VHDL编程] eetop.cn_fft

说明： Hello, i have uploaded some interesting files - Hello, i have uploaded some interesting files ...
<viet> 在 2025-06-06 上传 | 大小：156kb | 下载：0

[VHDL编程] miaobiao

说明：FPGA课程实验，基于xinlix实验平台的秒表程序实现，下载到实验板上，测试通过。-FPGA experiment, the experiment platform based on xinlix stopwatch program implementation, download to experiment, the test pass.
<张鹏飞> 在 2025-06-06 上传 | 大小：156kb | 下载：0

[VHDL编程] eeprom_test_Verilog

说明：eeprom工程，实现了基本的读写，供参考。工程使用的IDE为“ISE Design Suite 14.7”，使用时可根据自己硬件，修改引脚配置和逻辑可控制。(EEPROM project, the realization of the basic reading and writing for reference. The IDE used in the project is "ISE Design Suite 14.7", which can be used to mod
<shaoyang_v> 在 2025-06-06 上传 | 大小：156kb | 下载：1