[VHDL编程] AlteraFPGA

说明：altera的几种新型的FPGA的配置方法和使用心得-altera several new FPGA configuration methods and the use of experience
<> 在 2025-06-04 上传 | 大小：156kb | 下载：0

[VHDL编程] verilog+

说明：verilog大量实例,深入浅出的给你介绍具体编程思想-Verilog examples and simple to introduce you to the specific programming ideas
<zxd> 在 2025-06-04 上传 | 大小：156kb | 下载：0

[VHDL编程] source

说明：王金明：《Verilog HDL 程序设计教程》，包含很多基本例程，还有一些综合应用例程-Wang Jinming: " Verilog HDL Programming Guide" , contains many of the basic routines, and some integrated application routines
<sunpeijie> 在 2025-06-04 上传 | 大小：156kb | 下载：0

[VHDL编程] 2cout10

说明：二位十进制计数器，详细的代码和仿真，并且有VHDL代码和原理图设计-2 decimal counter, the detailed code and simulation, and has VHDL code and schematic design of
<dingdus> 在 2025-06-04 上传 | 大小：156kb | 下载：0

[VHDL编程] AD

说明：用硬件语言VHDL编写AD采集系统，经过仿真结果正确-Hardware language VHDL with the preparation of AD acquisition system, after a simulation result is correct
<王岩嵩> 在 2025-06-04 上传 | 大小：156kb | 下载：0

[VHDL编程] project

说明：利用VHDL实现三个简单的程序：BCD加法器；ALU算术逻辑单元；简单密码锁设计，具有输入密码和数据比较两种功能，由M决定是写入还是开锁。而数据写入是采用列地址与输入数相结合的的方法，存入初始密码；开锁时，密码以输入，再输入的数据逐个与输入的一组数据比较，完全吻合则开锁。-The use of VHDL to accomplish three simple procedures: BCD adder ALU arithmetic logic unit simple lock design,
<张晓风> 在 2025-06-04 上传 | 大小：156kb | 下载：0

[VHDL编程] CPLD-FPGA

说明：FPGA的学习指南，绝对经典，内容比较超值，我已经细心读过了，讲解清晰，快速入门。-FPGA-study guide, an absolute classic, the content of more value, I have carefully read, and to explain clearly, Getting Started.
<zhaoqiang> 在 2025-06-04 上传 | 大小：156kb | 下载：0

[VHDL编程] WW

说明：本程序就是一个简单的30秒倒计时....谢谢合作-xmncdjdkddd dsef
<蓝子> 在 2025-06-04 上传 | 大小：156kb | 下载：0

[VHDL编程] adder

说明：一个加法器程序,同时里面又有一个测试程序，是学习verilog HDL的好程序。-a adder program
<赵新> 在 2025-06-04 上传 | 大小：156kb | 下载：0

[VHDL编程] XilinxOneWireInterface

说明：Xilinx公司的1 wire接口HDL源代码，可以用来读取1 wire的rom。-Xilinx Inc. 1 wire interface to HDL source code, can be used to read the 1 wire in the rom.
<YongZhiLi> 在 2025-06-04 上传 | 大小：156kb | 下载：0

[VHDL编程] verilog_exsample

说明：verilog入门学习代码，保证让你一看就会用VERIOLG-Introduction to learning verilog code, ensure that you will use VERIOLG a look
<lys> 在 2025-06-04 上传 | 大小：156kb | 下载：0

[VHDL编程] cnt_test

说明：用Quartus ii 6.0开发的计数器工程文件，用VHDL语言编写-Counter programe used in VHDL,devlopment tool:Quartus ii 6.0
<程光> 在 2025-06-04 上传 | 大小：156kb | 下载：0