[VHDL编程] Embedded-JPEG-Codec-Library

说明：An open source JPEG codec library optimized for embedded system, including both encoder and decoder. Compact, optimized for specific hardware, easy to be ported to various embedded OS, ESL tools like Handel-C, multi-processor systems and FPGA.
<will> 在 2025-06-08 上传 | 大小：160kb | 下载：0

[VHDL编程] VHDL_LAPS

说明：简化LAPS协议，对发送的数据包进行封装、传输和接收，，包含FCS是对整个LAPS帧进行CRC校验。-Simplify LAPS protocol, encapsulation, transmission, and receiving the transmitted data packet, containing FCS is performed on the entire LAPS fr a me CRC.
<张雷> 在 2025-06-08 上传 | 大小：160kb | 下载：0

[VHDL编程] clock_generator

说明：verilog语言编写，时钟模块的生成，及分频为不同频率的时钟-verilog language, clock module generates, and divide the clock for different frequency
<chenyi> 在 2025-06-08 上传 | 大小：160kb | 下载：0

[VHDL编程] fwwallace

说明：wallace tree multiplier in verrilog
<arvind> 在 2025-06-08 上传 | 大小：160kb | 下载：0

[VHDL编程] 2keyLED

说明：2 FPGA按钮控制LED灯显示程序，2 FPGA按钮控制LED灯显示程序-2 FPGA button to control the LED lights display program FPGA button control LED lights display program
<yaohuafu> 在 2025-06-08 上传 | 大小：160kb | 下载：0

[VHDL编程] state-machine

说明：Verilog HDL编写的简单状态机程序。-The Verilog HDL written a simple state machine program.
<陈> 在 2025-06-08 上传 | 大小：160kb | 下载：0

[VHDL编程] pailiezuhe

说明：基于fpga的多功能数字钟，并且用1602显示，24小时，可调时，分，秒-Fpga-based multi-function digital clock, and with the 1602 show, 24 hours, adjustable hours, minutes, seconds
<水茜> 在 2025-06-08 上传 | 大小：160kb | 下载：0

[VHDL编程] step

说明：步进电机控制的FPGA代码，包括方向控制模块、激磁方式选择模块、定位模块以及输出脉冲。在Xilinx ISE 14.2环境下仿真验证过。-FPGA code stepper motor control, including directional control the module excitation mode selection module, positioning module, and the output pulse.
<刘开发> 在 2025-06-08 上传 | 大小：160kb | 下载：0

[VHDL编程] CIC_filter_implement

说明：实现CIC抽取滤波器，在多速率通信中经常需要用到的CIC抽取滤波器-CIC decimation filter implemented in the multi-rate communications often need to use the CIC decimation filter
<雷> 在 2025-06-08 上传 | 大小：160kb | 下载：0

[VHDL编程] clock_generator

说明：802.11a时钟产生、分频模块，verilog源码-802.11a clock generator, frequency module, verilog source
<阿毛> 在 2025-06-08 上传 | 大小：160kb | 下载：0

[VHDL编程] detector-(1110010)

说明：序列检测器（1110010）设计 ，Quartus 10.0+modelsim 6.5SE联仿真报告形式-Sequence Detector (1110010) designs, simulation with Quartus 10.0+ modelsim 6.5SE ， reports
<dailanfeng> 在 2025-06-08 上传 | 大小：160kb | 下载：0

[VHDL编程] 32mto1m

说明：主要实现将32Mhz的时钟，通过一个触发信号将其分成1Mhz的互补信号，总共十个周期的，十个周期后输出为零-The main achievement of the clock 32Mhz by a trigger signal will be divided into complementary signals 1Mhz, for a total of ten cycles, after ten cycles output is zero
<张轩涛> 在 2025-06-08 上传 | 大小：160kb | 下载：0