资源列表
[VHDL编程] auto_toss_gawi_bawi_bo_sv-rev1.0
说明:Auto toss gawi bawi bo to be implemented by system verilog. This Game is simple game to be used by each hands between young people and old people. Winner is the final person.<> 在 2025-06-07 上传 | 大小:182kb | 下载:0
[VHDL编程] Dot-matrix-displays-the-number-6
说明:基于FPGA的用VHDL语言编写的点阵显示汉字6的程序-FPGA-based VHDL language with the Chinese character dot matrix display 6 programs<飞虎队> 在 2025-06-07 上传 | 大小:182kb | 下载:0
[VHDL编程] zuhedianlu
说明:组合电路的设计,提供一定的参考,以便能更好的理解-Combinational circuit design, to provide some reference, so that they can better understand<张静泉> 在 2025-06-07 上传 | 大小:182kb | 下载:0
[VHDL编程] 6c8ec37a-3fd5-41e1-b3cf-a88af5f7c888
说明:《华为静态时序分析与逻辑设计》《华为静态时序分析与逻辑设计》-Huawei static timing analysis and logic designHuawei static timing analysis and logic design<靖文祥> 在 2025-06-07 上传 | 大小:182kb | 下载:0
[VHDL编程] EDA
说明: 掌握在MAX+plusII环境下用文本编辑方式进行基本逻辑电路设计的方法。(2) 掌握在MAX+plusII环境下用对基本逻辑电路设计结果进行波形仿真验证的方法。(3) 掌握在MAX+plusII环境下用对仿真波形进行分析的方法 -(1)Master in the MAX+ plusII environment with text editing means basic logic circuit design method. (2) master in the MAX+ plusII e<媛媛> 在 2025-06-07 上传 | 大小:182kb | 下载:0
[VHDL编程] shejibaogao
说明:描述的是一个时钟在vhdl上实现的全过程,且含实验报告-Describes a clock in the whole process of the VHDL realization, and contain the experiment report<王苗> 在 2025-06-07 上传 | 大小:182kb | 下载:0
[VHDL编程] clkdivverilog
说明:Verilog HDL 分频,特权同学的分频程序,是学习FPGA不可多得的入门程序!-Verilog HDL clock div<陈伟> 在 2025-06-07 上传 | 大小:182kb | 下载:0
[VHDL编程] modelsim-sdram-sim
说明:包括sdram 测试平台,sdram控制器,sdram行为模型。-Includes sdram testbench, sdram controller, sdram behavior model.<qiubin> 在 2025-06-07 上传 | 大小:182kb | 下载:0
[VHDL编程] conv_encode
说明:基于quartus软件的卷积编码,作为基带发射机的信道编码用-Convolutional coding based on quartus software.as the channel coding with baseband transmitter<宏伟> 在 2025-06-07 上传 | 大小:182kb | 下载:0