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[VHDL编程] vcs_simulation_mannual(Edition2)
说明:VCS-verilog compiled simulator是synopsys公司的产品.其仿真速度相当快,而且支持多种调用方式.该文档是一个不错的使用指南.-VCS-verilog compiled simulator is the Synopsys company s products. Its simulation at a fairly rapid pace, and support multiple call mode. This document is a good guide.<morisun> 在 2025-07-30 上传 | 大小:174kb | 下载:0
[VHDL编程] rstk-0.7.tar
说明:archivo reed solom para utilizar en decodificacion de television digital esta en vhdl<Gus> 在 2025-07-30 上传 | 大小:174kb | 下载:0
[VHDL编程] VHDL
说明: 该系统利用VHDL语言、PLD设计出租车计费系统,以MAX+PLUSⅡ软件作为开发平台,设计了出租车计费器系统程序并进行了程序仿真。使其实现计费以及预置和模拟汽车启动、停止、暂停等功能,并动态扫描显示车费数目 -In this system, VHDL language, PLD design taxi billing system to MAX+ PLUS Ⅱ software as a development platform to design a taxi meter syst<xing> 在 2025-07-30 上传 | 大小:174kb | 下载:0
[VHDL编程] FINAL_CODE_CAM
说明:this is a VHDL code for content address memory<divya> 在 2025-07-30 上传 | 大小:173kb | 下载:0
[VHDL编程] shuzhizhong (1)
说明:数字时钟的FPGA设计,对学习FPGA有很大的帮助,希望大家能采纳(FPGA design of digital clock has great help for learning FPGA. I hope everyone can adopt it.)<小艾525 > 在 2025-07-30 上传 | 大小:173kb | 下载:0