资源列表
[VHDL编程] RedHurricane2Schematic
说明:altera红色飓风2电路的原理图,供各位参考-Red Hurricane 2 Schematic<mahua> 在 2025-06-19 上传 | 大小:204kb | 下载:0
[VHDL编程] EDA4
说明:数字钟设计:实现动态数码管显示时分秒; 可以预置为12小时计时显示和24小时计时显示;一个调节键,用于调节目标数位数字。对调节的内容敏感,如调节分钟或秒时,保持按下时自动计数,否则以脉冲计数。 -Digital clock design: dynamic digital display, hour can be preset to 12-hour time display and 24-hour time display a regulatory key target for reg<周旋> 在 2025-06-19 上传 | 大小:204kb | 下载:0
[VHDL编程] jiyuxianxfzmdymqyj
说明:基于VHDL的线性分组码编译码器设计-jiyuVHDLdexianxinfzm<吴崇禧> 在 2025-06-19 上传 | 大小:204kb | 下载:0
[VHDL编程] 57379413SMS4_code
说明:关于SMS4密钥算法的详细的程序和方法,能够直接仿真使用-SMS4 key algorithm on the detailed procedures and methods used to direct simulation<luogui> 在 2025-06-19 上传 | 大小:204kb | 下载:0
[VHDL编程] count
说明:1.用VHDL设计具有清除端、使能端,计数范围为0~999的计数器,输出为8421BCD码; 2.用VHDL设计十进制计数器(BCD_CNT)模块、七段显示译码器电路(BEC_LED)模块和分时总线切换电路(SCAN)模块。 3.用MAX+plusⅡ进行时序仿真。 -1. VHDL design with a clear end to end so that the count range of 0 to 999 in the counter, the output is 8421B<小白> 在 2025-06-19 上传 | 大小:204kb | 下载:0
[VHDL编程] Variable-mode--counter
说明:这是可变模加减计数器的Verilog源程序,已经编译通过,可以使用-This is the variable mode subtraction counter Verilog source code, has been compiled by, you can use<莫然> 在 2025-06-19 上传 | 大小:204kb | 下载:0
[VHDL编程] digitalkey-1602display
说明:多功能密码锁 修改密码 报警 LCD显示-Multifunctional lock alarm LCD display to change the password<honde> 在 2025-06-19 上传 | 大小:204kb | 下载:0