[VHDL编程] System_verilog

说明：非常有用的SYSTEM VERILOG 概述-A very useful book of System Verilog
<Ivan Jiang> 在 2025-06-18 上传 | 大小：203kb | 下载：0

[VHDL编程] VHDL_60-system_counter

说明：用VHDL语言编写的简易60进制的可调节计数器，用于Xilinx ISE软件-A 60-digit system settable countr using VHDL, programming using Xilinx ISE
<Winson> 在 2025-06-18 上传 | 大小：203kb | 下载：0

[VHDL编程] light

说明：verilog light 使用DE2_70开发板实现点亮LED,verilog HDL语言编写-verilog light DE2_70 LED verilog HDL
<peifeng> 在 2025-06-18 上传 | 大小：203kb | 下载：0

[VHDL编程] PWM

说明：基于CPLD的多路PWM的实现，单片机串口传送占空比数据-CPLD-based multi-channel PWM to achieve single-chip serial transmission duty cycle data
<李永> 在 2025-06-18 上传 | 大小：203kb | 下载：0

[VHDL编程] Matlab-verilog

说明：《无线通信FPGA设计》一书中例子的Matlab及verilog代码-The example Matlab FPGA design of wireless communication, " a book and verilog code
<liuxiaoyu> 在 2025-06-18 上传 | 大小：203kb | 下载：0

[VHDL编程] Lab12_shiftreg

说明： 4位移位寄存器的设计与实现.本实验中用Verilog语句来描述。nexy3.-Design and implementation of a 4 bit shift register. The Verilog statement in this experiment to describe. Nexy3
<penglx1803> 在 2025-06-18 上传 | 大小：203kb | 下载：0

[VHDL编程] sourceCODE

说明： binary to grey grey to binary 8x3 encoder 2x4 decoder etc- binary to grey grey to binary 8x3 encoder 2x4 decoder etc..
<live@1892> 在 2025-06-18 上传 | 大小：203kb | 下载：0

[VHDL编程] tiaobianxinhao

说明：利用门延时之间的短暂时间差产生脉冲信号作为跳变信号触发数据采集-Use of the short gate delay time difference between the pulse signals generated as a signal to trigger the transition of data collection. .
<王彦东> 在 2025-06-18 上传 | 大小：203kb | 下载：0

[VHDL编程] traffic-light-vhdl-Quartus-II6.0

说明：简单的交通灯vhdl程序 Quartus II6.0下的程序 包含图形仿真-easy traffic light vhdl Quartus II6.0
<睿宸> 在 2025-06-18 上传 | 大小：203kb | 下载：0

[VHDL编程] project-main-doc

说明：The name of the project is “RUN LENGTH ENCOADING”. In this project transmit the data use different compression Techniques. In these Techniques input date is to be encoded. By use the techniques the input data is to be compress .In this project it is
<gowtham> 在 2025-06-18 上传 | 大小：203kb | 下载：0

[VHDL编程] Runlength-Data-Compression

说明：The name of the project is “RUN LENGTH ENCOADING”. In this project transmit the data use different compression Techniques. In these Techniques input date is to be encoded. By use the techniques the input data is to be compress .In this project it is
<gowtham> 在 2025-06-18 上传 | 大小：203kb | 下载：0

[VHDL编程] StateMachine

说明：VERILOG语言，ISE13.4实现的步进电梯的状态机，可以仿真。-VERILOG language, ISE13.4 achieve step elevator state machine can be simulated.
<tom> 在 2025-06-18 上传 | 大小：203kb | 下载：0