[VHDL编程] EDA

说明：基于VHDL语言，用Top_Down的思想进行设计的数字钟。-Based on the VHDL language, using design thinking Top_Down the digital clock.
<liyongfeng> 在 2025-06-18 上传 | 大小：202kb | 下载：0

[VHDL编程] USB2.0IP

说明：完整的用VERILOG语言开发的USB2.0 IP核源代码,包括文档-Complete Verilog language developed by USB2.0 IP core source code, including documentation
<陈润> 在 2025-06-18 上传 | 大小：202kb | 下载：0

[VHDL编程] Quartus7.2andModelSim

说明：结合截图，quartus2与ModelSim的联调的详细操作步凑，使初学者迅速上手-Combination of shots, quartus2 with the ModelSim FBI put together a detailed step-by-step operation, so that beginners get started quickly
<余彦培> 在 2025-06-18 上传 | 大小：202kb | 下载：0

[VHDL编程] FpgaDesignOfWirelessCommunicationsCodeExamples

说明：无线通信fpga设计代码实例，包括MATLAB和Verilog HDL 语言实例，供大家学习和研究-Fpga design of wireless communications, code examples, including examples of MATLAB and Verilog HDL language, for them to learn and study
<steven> 在 2025-06-18 上传 | 大小：202kb | 下载：0

[VHDL编程] ondometer

说明：用verilog语言编写的运行与FPGA上的基本的频率计程序，有各种数量级的精度，开发环境为quartus2-ondometer written by verilog
<不是大师> 在 2025-06-18 上传 | 大小：202kb | 下载：0

[VHDL编程] jiafaqi

说明：用Veriloge编的四位二进制加法器。用一个显示屏进行显示。-Veriloge series with four binary adder. With a display to display.
<she> 在 2025-06-18 上传 | 大小：202kb | 下载：0

[VHDL编程] FPGA_CRC

说明：CRC算法的FPGA理论推理以及FPGA实现-CRC algorithm and FPGA realization of FPGA theoretical reasoning
<Robin> 在 2025-06-18 上传 | 大小：202kb | 下载：0

[VHDL编程] muil

说明：基于verilog的乘法器 简单实用 初学者的好材料-Verilog multiplier based on simple and practical good material for beginners
<majianbiao> 在 2025-06-18 上传 | 大小：202kb | 下载：0

[VHDL编程] 8088verilog

说明：intel8088的verilog core ，完整的RTL-intel 8088 verilog core， all RTL
<zhangq> 在 2025-06-18 上传 | 大小：202kb | 下载：0

[VHDL编程] UART_communication

说明：it s a document where described rs232 communinication between pc and fpga . it describe the vhdl structure of uart driver in fpga that allow communication between this devices
<seif> 在 2025-06-18 上传 | 大小：202kb | 下载：0

[VHDL编程] auto

说明：verlog语言编写的自动售货机源代码，可供初学者参考 -verlog vending machine language source code reference for beginners
<张维达> 在 2025-06-18 上传 | 大小：202kb | 下载：0

[VHDL编程] cnt10

说明：设计带有异步复位、同步计数使能和可预置型的十进制计数器。 具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲 -Designed with
<黄恋> 在 2025-06-18 上传 | 大小：202kb | 下载：0