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[VHDL编程] iicmainrd_32
说明：用FPGA实现IIC通讯的主控端，最简化的代码，占用最小FPGA资源-Use FPGA to come ture the main control of the iic comunication, the most simple code and using the least FPGA resource<陈雨> 在 2025-06-21 上传 | 大小：219kb | 下载：0
[VHDL编程] ARelativelySimpleRISCCPU
说明：A Relatively Simple RISC CPU 设计源码并附详细的说明文档。可以ModelSim进行仿真，并可以用synplify进行综合。-A Relatively Simple RISC CPU design source with detailed documentation. ModelSim simulation can be carried out, and they can Synplify synthesis.<hulin> 在 2025-06-21 上传 | 大小：219kb | 下载：0
[VHDL编程] BasedonVHDLdesigndigitalfrequencyof
说明：本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。-In this paper, VHDL in the CPLD device to achieve a 8 b digital frequency meter measuring frequency system that used the decimal digital disp<xiaoju> 在 2025-06-21 上传 | 大小：219kb | 下载：0
[VHDL编程] the_design_of_the_manchesterII_coders_and_decoders
说明：基于FPGA的1553B总线编码解码器的设计-1553B Bus FPGA-based codec design<pipi_dog> 在 2025-06-21 上传 | 大小：219kb | 下载：0
[VHDL编程] MyProject
说明：3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3，原理图源文件保存在MyProject目录中，为138decoder.gdf，另有我写的实验报告，呵呵，适合仿真入门-3-8 decoder simulation. Selected in this experiment simulation software is MAX+ Plus II Version 9.3, schematic source files stored in the MyPro<zhang> 在 2025-06-21 上传 | 大小：219kb | 下载：0
[VHDL编程] 模六十计数器verilog源程序
说明：基于basys2开发板，用两个数码管显示当前计数值，switch0为复位按键！<644703796@qq.com> 在 2013-12-12 上传 | 大小：218.44kb | 下载：0
[VHDL编程] uart-verilog
说明：Uart的设计，Verilog语言，包含设计文档。-Uart design, Verilog language, including design documentation.<> 在 2025-06-21 上传 | 大小：218kb | 下载：0
[VHDL编程] Altera-Cyclone-V-Memory
说明：Altera Cyclone V FPGA中的高效能硬核Memory控制器-Altera Cyclone V FPGA ddr3 Memory control<jiajunxian> 在 2025-06-21 上传 | 大小：218kb | 下载：0
[VHDL编程] kogge stone adder VHDL code
说明：Generic kogge-stone adder and testbench IN VHDL<spgp1306> 在 2018-01-12 上传 | 大小：218.36kb | 下载：0