[VHDL编程] lightW

说明：一個LCD燈的小程序。不是我寫的。我只負責了調試。適用在ACEXEP1K30QC208-3上。我跑了SIMULATOR，管腳連接標示了。我也下在電路板上試過了，沒有問題。要用到實驗板上的兄弟們把CLK1改到TESTOUT3或者0就好了。綫幫助新手，人人有責。-a small LCD lights procedures. I did not write. I am only responsible for the debugging. Apply in ACEXEP1K30QC208-3 on.
<鄧翀> 在 2025-06-22 上传 | 大小：231kb | 下载：0

[VHDL编程] cpldPWM

说明：verilog HDL 编写的PWM，是初学CPLD者入门Z资源，epm7128stc100-10-verilog HDL prepared by the PWM, is a novice CPLD Getting Started Z resources, epm7128stc100-10
<章风> 在 2025-06-22 上传 | 大小：231kb | 下载：0

[VHDL编程] std_cf_1s40

说明：Altera公司开发板1s40 CF卡通用例程（初始化、读、写、测试等）-Altera Corporation development board 1s40 CF cartoon with routines (initialization, reading, writing, testing, etc.)
<楚光> 在 2025-06-22 上传 | 大小：231kb | 下载：0

[VHDL编程] VHDL_exaplme

说明：VHDL硬件描述语言的一系列例子，从基本的到复杂的都有。-VHDL hardware descr iption language of the series of examples, from basic to complex there.
<PJian> 在 2025-06-22 上传 | 大小：231kb | 下载：0

[VHDL编程] code

说明：CPLD驱动VGA显示器的VERILOG源代码．-VGA display driver CPLD Verilog source code.
<xuhong> 在 2025-06-22 上传 | 大小：231kb | 下载：0

[VHDL编程] UpDnCnt

说明：universal count un iversal count
<> 在 2025-06-22 上传 | 大小：231kb | 下载：0

[VHDL编程] 100vhdl

说明：100道VHDL的小练习，以前从网上找到的，拿出来给大家分享-100 VHDL little practice, previously found from the Internet, and show it to everyone to share
<赵晓阳> 在 2025-06-22 上传 | 大小：231kb | 下载：0

[VHDL编程] CPLD80386

说明：使用CPLD仿真一个80383的CPU,很值得参考一下,难得-CPLD using a 80,383 emulation of CPU, is worth a reference, a rare
<梁志洪> 在 2025-06-22 上传 | 大小：231kb | 下载：0

[VHDL编程] key_led

说明：读取按键信号实验 如果按下的是key1,那么点亮LED1 如果按下的是key2,那么点亮LED1-LED2 以此类推，如果下按key8，那么全部点亮8个led-Reads the key signal experiment If you press the key1, then lit LED1 If you press the key2, then lit LED1-LED2 So, if the next press key8, then all eight led
<徐驰> 在 2025-06-22 上传 | 大小：230kb | 下载：0

[VHDL编程] crc32

说明：该文件主要描述的是crc算法的实现，是8bit输入，输出的是32bit的crc校验码-The document is to achieve crc algorithm described is 8bit input, the output is a 32bit crc checksum
<音速小飞> 在 2025-06-22 上传 | 大小：230kb | 下载：0

[VHDL编程] mac_layer_switch_latest.tar

说明：source code for Ethernet logic
<tjayaprakash> 在 2025-06-22 上传 | 大小：230kb | 下载：0

[VHDL编程] PLL_test

说明：用FPGA实现锁相环分频，将基准时钟频率通过PLL核分频生成多种时钟生成。(Phase-locked loop with FPGA to achieve frequency division, the frequency of the reference clock through the PLL core frequency to generate a variety of clock generation.)
<棋墨黑白> 在 2025-06-22 上传 | 大小：230kb | 下载：0