[VHDL编程] tiny16cpu_maxII

说明：这个是专门用在ALtera第二代PLD MAXII上的16位微处理器IP核，文档齐全-this is the ALtera devoted second-generation PLD MAXII on the 16-bit microprocessor IP core, complete documentation
<李无志> 在 2025-06-23 上传 | 大小：235kb | 下载：0

[VHDL编程] sn

说明：附件为xilinx ISE9.2的安装序列号和MAX_II_board_schematics原理图，请需要的朋友下载，-Xilinx ISE9.2 annex for the installation serial number and MAX_II_board_schematics schematics, please download the Friend in need,
<磊> 在 2025-06-23 上传 | 大小：235kb | 下载：0

[VHDL编程] counternew

说明：counter program in verilog
<Senthil> 在 2025-06-23 上传 | 大小：234kb | 下载：0

[VHDL编程] rsa_512_latest.tar

说明：512位RSA VHDL 算法,使用了蒙哥马利模乘算法，该程序写的有些麻烦，但是对于初学者学习是够了。-512 bit RSA VHDL algorithm,it is open cores.it is very good for beginers to study.
<呼延郎> 在 2025-06-23 上传 | 大小：234kb | 下载：0

[VHDL编程] AVER

说明：用vhdl实现数值的平均，用quartus||实现编译下载-Using vhdl average values, with quartus | | realized compiled download
<kempwangkai> 在 2025-06-23 上传 | 大小：234kb | 下载：0

[VHDL编程] temp

说明：用fpga/cpld驱动温度传感器lm75，用数码管显示温度-With fpga/cpld drive temperature sensor lm75, with digital display temperature
<刘慧忠> 在 2025-06-23 上传 | 大小：234kb | 下载：0

[VHDL编程] ALU

说明：在Sparten3E上实现4位操作数、3位指令ALU功能，包含7段数码管的译码显示。具有异步清零功能。-Implemented on Sparten3E 4-bit operand, 3 instruction ALU functions, including the 7-segment display decoder. With asynchronous clear function.
<潘海智> 在 2025-06-23 上传 | 大小：234kb | 下载：0

[VHDL编程] MIPS

说明：用verilog编写的简单的类MIPS多周期流水化处理器实现，基本功能包括9条指令和两位动态分支预测，压缩包里的word详细说明了结构中的细节-Written by verilog simple class multi-cycle pipelined MIPS processor, the basic features include 9 instruction and two dynamic branch prediction, compressed bag word specifies th
<csy> 在 2025-06-23 上传 | 大小：234kb | 下载：0

[VHDL编程] STEP_MOTO_V1(3C10)

说明：3c10 步进电机 FPGA驱动程序 verilog编写-3c10 step move moto controled by FPGA program write by verilog
<Jeff_yin> 在 2025-06-23 上传 | 大小：234kb | 下载：0

[VHDL编程] sixty_test1

说明：模六十计数器，在basys2实验板上选择右边两个数码管计数，从0到59.依次加一。-count sixty
<veruslana> 在 2025-06-23 上传 | 大小：234kb | 下载：0

[VHDL编程] Verilog_study

说明：常用逻辑器件硬件描述合集,Verilog描述已通过编译，可直接嵌入使用-Hardware descr iption collection of common logic devices
<GT> 在 2025-06-23 上传 | 大小：234kb | 下载：0

[VHDL编程] 加减法器

说明：可实现两个4bit补码的加法及减法，有溢出提示(adder with overflow hint)
<tyne > 在 2025-06-23 上传 | 大小：234kb | 下载：0