[VHDL编程] 6-ways-CPLD-to-replace-mcu

说明：採用CPLD來替代微處理器的6種方法 這是很有用的costdown方案-CPLD to replace the microprocessor with 6 way this program is useful costdown
<潘達> 在 2025-06-24 上传 | 大小：250kb | 下载：0

[VHDL编程] fifo_ex4

说明：深入浅出玩转FPGA代码 实验四FIFO模块 基于EP1C3-Layman Fun FPGA code EP1C3 based experimental four FIFO modules
<王新> 在 2025-06-24 上传 | 大小：250kb | 下载：0

[VHDL编程] UART

说明：RS232实验例程2009年调试通过，请交流-RS232 test routine debugging through 2009, please communicate
<wangmz> 在 2025-06-24 上传 | 大小：250kb | 下载：0

[VHDL编程] debouncer

说明：按键防抖，verilog实现，经测试效果良好-Button image stabilization
<zhaoshirong> 在 2025-06-24 上传 | 大小：250kb | 下载：0

[VHDL编程] LIANGZHU

说明：世界名曲《梁祝》verilog程序，包括二进制下载文件等。-verilog music bit
<刀客诗人> 在 2025-06-24 上传 | 大小：250kb | 下载：0

[VHDL编程] test_one

说明：基于FPGA 的全加器设计。应用软件是Qartaus 2-full_adder design
<dongguotian> 在 2025-06-24 上传 | 大小：250kb | 下载：0

[VHDL编程] how-to-write-state-machine

说明：FPGA状态机设计中的问题，怎样写好三段式状态机，对于FPGA设计者很好的资料-FPGA state machine design issues, how to write a three-state machine, very good information for FPGA designers
<王诚> 在 2025-06-24 上传 | 大小：250kb | 下载：0

[VHDL编程] compare

说明：数值比较器的设计，课堂作业随堂检查，verilog语言设计，开发工具是quartus II7.0以上版本，测试仿真脚本也有-Numerical comparison of the design, classwork class check the Verilog language design, development tools is quartus II7.0 above test simulation scr ipt
<刘玉海> 在 2025-06-24 上传 | 大小：250kb | 下载：0

[VHDL编程] uart_Rx

说明：在Xilinx的SP605开发板上实现了FPGA接收数据的串口通讯，接收数据是Led会亮，没有接收数据的时候灯是灭的。-Xilinx SP605 development board FPGA receives serial data communication receive data Led lights not receive data when the lights are off.
<曹荣丽> 在 2025-06-24 上传 | 大小：250kb | 下载：0

[VHDL编程] 33

说明：基础实验_04_优先编码器 ：8位输入3位输出高位优先-Experimental basis _04_ priority encoder: 8 input 3 output high priority
<luhairong> 在 2025-06-24 上传 | 大小：250kb | 下载：0

[VHDL编程] sp6ex7

说明：经典模式流水灯实验，拨码开关SW3作为开关信 号，导航按键UP和DOWN作为LED流动方向控制信 号，实现8个LED开关、方向可控的流水灯功能。-Classic mode flow lamp experiment, dial the code switch SW3 as a switch letter Number, navigation buttons UP and DOWN as the LED flow direction control letter 8, to achi
<chi> 在 2025-06-24 上传 | 大小：250kb | 下载：0

[VHDL编程] uartfifo

说明：串口通信例程，使用FIFO数据缓存。Verilog源码，基于FPGA的uart开发，加深理解。-uart communication
<曹振吉> 在 2025-06-24 上传 | 大小：250kb | 下载：0