[VHDL编程] vhdl_LED

说明： 点阵显示实验示例使用说明 使用模块有：时钟源模块、点阵显示模块，脉冲沿模块。 使用步骤： 1. 打开电源+5V。 2. 信号连接，按下表将1K30信号与实际模块连接好。 3. 1K30板连接好并口线，并将程序加载 4. 脉冲沿模块的按键MS1为复位清零键，灯灭时有效，点阵块上会显示汉字。 -lattice experimental use of the use of sample modules : clock source modules, dot-matri
<刘浪> 在 2025-06-21 上传 | 大小：326kb | 下载：0

[VHDL编程] vgaFPGA

说明：
<bluefeifei> 在 2025-06-21 上传 | 大小：326kb | 下载：0

[VHDL编程] 60seconds

说明：60秒秒表设计，可暂停和分段计数等，所有功能是利用verilog HDL来描述，最后下载到CPLD/FPGA才能运行。-60 seconds stopwatch design, may be suspended and the sub-count
<刘三平> 在 2025-06-21 上传 | 大小：326kb | 下载：0

[VHDL编程] verilog

说明：是数字信号处理的FPGA实现中所有程序（书中为VHDL)的verilog代码，很好，很有用-Digital signal processing in the FPGA to achieve all the procedures (the book for VHDL) of the verilog code, very good, very useful
<AndyLee> 在 2025-06-21 上传 | 大小：326kb | 下载：0

[VHDL编程] lcd1602_test

说明：实现1602的驱动，可以显示所需要的内容，驱动程序根据状态机原理写的-1602 drivers can display the content needed, the driver is written according to the principle of a state machine
<harryjohn> 在 2025-06-21 上传 | 大小：325kb | 下载：0

[VHDL编程] S3_SEG7DISP

说明：FPGA实用程序，测试LED数码管显示，开发环境为Quartus II 8.0 (32-Bit)，已经测试ok，供大家参考学习-FPGA utility to test LED digital display, the development environment for the Quartus II 8.0 (32-Bit), has been tested ok, for your reference learning
<陆泉> 在 2025-06-21 上传 | 大小：325kb | 下载：0

[VHDL编程] pivotal-game-driver-code

说明：基于Verilog的贪食蛇游戏驱动代码及算法分析-Verilog-based pivotal game driver code and algorithm analysis
<Virgil> 在 2025-06-21 上传 | 大小：325kb | 下载：0

[VHDL编程] DE2_FPGA_IO

说明：Altera DE2开发板基本输入输出实验，初学者用-Altera DE2 development board basic input-output experiment,only for beginners
<chen> 在 2025-06-21 上传 | 大小：325kb | 下载：0

[VHDL编程] LED_Counter

说明：this code show how to use Altium to coding LED Counter on FPGA-CPLD
<fazel> 在 2025-06-21 上传 | 大小：325kb | 下载：0

[VHDL编程] Divider_Verilog_ISE

说明：用Verilog语言编写的分频程序，包含奇数分频、偶数分频等许多例程。-Using Verilog language division procedures, including odd division, even dividing and many other routines.
<zhangbiao> 在 2025-06-21 上传 | 大小：325kb | 下载：0

[VHDL编程] dds_synthesizer

说明：Verilog编写的基于DDS的信号发生器，频率可变。(Verilog prepared by the DDS-based signal generator, the frequency variable.)
<lionsde > 在 2025-06-21 上传 | 大小：325kb | 下载：0

[VHDL编程] myClock

说明：四位数码管显示24小时时钟，附上了ucf 芯片是Kintex7(Four bit digital tubes display 24 hour clocks)
<wkhno > 在 2025-06-21 上传 | 大小：325kb | 下载：0