[VHDL编程] clock24

说明：
<liujl> 在 2025-06-19 上传 | 大小：346kb | 下载：0

[VHDL编程] lunwen

说明：详细介绍了VHDL语言的功能，运用Quartus II 平台完成信号发生器的设计-Detailed VHDL language features, the use of Quartus II platform to complete the design of signal generator
<whxllw> 在 2025-06-19 上传 | 大小：346kb | 下载：0

[VHDL编程] SR_Latch

说明：RS_latch using vhdl, When using static gates as building blocks, the most fundamental latch is the simple SR latch, where S and R stand for set and reset. It can be constructed from a pair of cross-coupled NOR (Not OR) logic gates. The stored bit i
<Seungyun> 在 2025-06-19 上传 | 大小：346kb | 下载：0

[VHDL编程] olb-0.5r1

说明：open source lattice boltzma-open source lattice boltzmann
<lishin> 在 2025-06-19 上传 | 大小：346kb | 下载：0

[VHDL编程] DDS

说明：基于EPM7128的数字合成信号发生器（DDS）设计。通过对EPM7128编程，组合出地址累加器、数据锁存器、256*8位ROM空间。外接DA可实现正弦波输出功能-EPM7128-based signal generator for digital synthesis (DDS) design. EPM7128 through programming, the combination of address accumulator, data latches, 256* 8 ROM space.
<xiaoyu> 在 2025-06-19 上传 | 大小：346kb | 下载：0

[VHDL编程] mipsfinal

说明：用vhdl设计的一个mips小型cpu，不带流水，有r类，i类，j类指令都有~·-Using vhdl design a mips small cpu, with no running water, there are r class, i type, j class instruction have ~*
<yusufu> 在 2025-06-19 上传 | 大小：346kb | 下载：0

[VHDL编程] HexatoSSD

说明：VHDL program. It s a converter from Hex to SSD format using Cyclone -VHDL program. It s a converter from Hex to SSD format using Cyclone II
<Ferdinando> 在 2025-06-19 上传 | 大小：346kb | 下载：0

[VHDL编程] 74ls165

说明：74ls165电路源代码verilog,已经验证。-74ls165 verilog
<王龙> 在 2025-06-19 上传 | 大小：346kb | 下载：0

[VHDL编程] zidongpinlv

说明：4位自动换挡数字频率计设计 1、 由一个4位十进制数码管（含小数点）显示结果； 2、 测量范围为1Hz~9999KHz； 3、 能自动根据7位十进制的结果，自动选择有效数据的高4位进行动态显示（即量程自动转换），小数点表示是千位，即KHz； 4、 为检测设计正确与否，应将时钟通过PLL和手控分频器产生宽范围的多个频率来测试自动换档频率计功能。 -4 automatic transmission design a digital frequency meter, by a 4
<李伦特> 在 2025-06-19 上传 | 大小：346kb | 下载：0

[VHDL编程] ad574

说明：vhdl编写，完成了对ad芯片ad574的控制，并将转化的数据存于fpga的内部存储器中，然后在发送出去。-vhdl prepared, completed ad control chip ad574, and conversion of data stored in the fpga internal memory and then sent.
<xxhlshe> 在 2025-06-19 上传 | 大小：346kb | 下载：0

[VHDL编程] led_24_terminal

说明：这是一段用VHDL语言写的24进制计数器，用数码管显示，我用了例化语句，分为24进制计数器模块，十位译码，个位译码，用cycloneII ep2系列实验板验证，能计数0~23。此程序还可以修改为100以内任何进制计数器。-This is a written in VHDL language 24 a binary counter, using digital tube display, I used the instantiated statements, divided into 24 hex
<高安> 在 2025-06-19 上传 | 大小：345kb | 下载：0

[VHDL编程] verilog_UART

说明：verilog语言 FPGA 串口收发模块，既可以接收也可以发送，可以自行更改波特率-Verilog language FPGA serial transceiver module, I can receive can send also to change the baud rate
<张旭> 在 2025-06-19 上传 | 大小：345kb | 下载：0