[VHDL编程] shipingkonzhi

说明：用VHDL实现视频控制程序,实现对图像的采集和压缩,-Using VHDL realize video control procedures, to achieve image acquisition and compression,
<张龙> 在 2025-06-08 上传 | 大小：421kb | 下载：0

[VHDL编程] shuzi

说明：一个用FPGA语言设计数字秒表的程序，有相关的源程序和说明-FPGA design using a digital stopwatch language of the procedures and instructions related to the source
<周妮> 在 2025-06-08 上传 | 大小：421kb | 下载：0

[VHDL编程] VGA

说明：这个资料详细介绍了VGA的工作时序，并给出了相关的VHDL应用程序-This information details the work of VGA timing, and given the relevant application of VHDL
<nick> 在 2025-06-08 上传 | 大小：421kb | 下载：0

[VHDL编程] reinformationregardingapplicationfee

说明：paper format that includes Viterbi Decoder complete VHDL code for the document. Nh format paper format that include s Viterbi Decoder complete VHDL code for the document. Nh format paper format that includes Viterbi Decoder complete VHDL code for the
<awa> 在 2025-06-08 上传 | 大小：421kb | 下载：0

[VHDL编程] FPGApingpang

说明：vhdl file welcome to download hehe please download it rihtnow and as soon as possible........~-vhdl file welcome to download hehe please download it rihtnow and as soon as possible........~!!!!!
<peter> 在 2025-06-08 上传 | 大小：421kb | 下载：0

[VHDL编程] stopwatch

说明：verilog 秒表程序 用quartus 编写-Verilog stopwatch ............................................................................................
<icer> 在 2025-06-08 上传 | 大小：421kb | 下载：0

[VHDL编程] vga256

说明：基于FPGA的VGA显示,256色显示,学会使用FPGA的ROM设计方法-FPGA-based VGA display, 256 color display, learn to use FPGA-ROM Design
<huyongmeng> 在 2025-06-08 上传 | 大小：421kb | 下载：0

[VHDL编程] shuzizhong

说明：基于VHDL的数字钟，可以整点报时和校准时间-VHDL CPLD
<hu> 在 2025-06-08 上传 | 大小：421kb | 下载：0

[VHDL编程] FPGAtomcs51

说明：FPGA与51单片机通信接口电路工程文件，非常好用，对于学习VHDL语言的同学们帮助很大。-FPGA and MCU communication interface circuit 51 project files, very easy to use, for students to learn VHDL language of great help.
<math> 在 2025-06-08 上传 | 大小：421kb | 下载：0

[VHDL编程] CORDIC

说明：一个可用的三角函数CORDIC算法,在FPGA实现的VHDL源码-One of the available trigonometric CORDIC algorithm is implemented in the FPGA VHDL source code
<zhangxin> 在 2025-06-08 上传 | 大小：421kb | 下载：0

[VHDL编程] Seq_det_gray

说明：Seq_detector in gray encoding. FSM modelling
<vki> 在 2025-06-08 上传 | 大小：420kb | 下载：0

[VHDL编程] FPGA_USB2.0设计

说明：把FX2配置成从FIFO的模式， 配置为单片机工作时钟24M，端点2输出，字节1024，端点6输入，字节1024，信号全设置为低电平有效等。我们的模块驱动时钟我们配置成内部输出时钟，也就是让FX2给我们的设计当做时钟源，输出一个最大的配置时钟48M的时钟。(The FX2 is configured from FIFO mode, configured as MCU working clock 24M, endpoint 2 output, byte 1024, endpoint 6 input
<硅渣渣> 在 2025-06-08 上传 | 大小：420kb | 下载：0