[VHDL编程] shiyan3_24

说明：多功能秒表的设计，VHDL实现，对学习数字逻辑的同学有帮助。-Multi-function stopwatch design, VHDL realize, the students study digital logic has to help.
<ZhengHuazhen> 在 2025-06-07 上传 | 大小：431kb | 下载：0

[VHDL编程] add

说明：实现加法、减法及循环累加运算，同时有溢出判断的verilog程序，已经验证-To achieve addition, subtraction and recycling accumulation operations, while there is overflow judge verilog program has been verified
<王宇坤> 在 2025-06-07 上传 | 大小：431kb | 下载：0

[VHDL编程] clock_niosII

说明：用Altera公司的SOPC工具NiosII6.0开发，实现hello_world.c，希望对大家有帮助。-Using Altera' s SOPC tools NiosII6.0 development, implementation hello_world.c, hope to help.
<谭德> 在 2025-06-07 上传 | 大小：431kb | 下载：0

[VHDL编程] FPGAshiyan(4)

说明：FPGA入门系列实验教程——实验四.LED跑马灯-Getting Started with FPGA tutorial series of experiments- Experiment IV. LED Marquee
<lutangshi> 在 2025-06-07 上传 | 大小：431kb | 下载：0

[VHDL编程] light

说明：FPGA时钟频率是40MHz，循环显示二极管，每个二极管亮两秒钟-FPGA clock frequency is 40MHz, cycle through the diodes, each diode light for two seconds
<祝宏> 在 2025-06-07 上传 | 大小：431kb | 下载：0

[VHDL编程] DDC_VHDL

说明：DDS信号发生器，可以生成方波，三角波以及正正弦波等，只要稍微修改下输入数据即可生成任意的波形。-DDS signal generator can generate a square wave, and some small modifications to the next input data to generate arbitrary waveforms.
<逸风> 在 2025-06-07 上传 | 大小：430kb | 下载：0

[VHDL编程] 0702

说明： 七段数码管显示数字时 使用VHDL语言编写-VHDL The seven-segment LED display digital clock
<韩青> 在 2025-06-07 上传 | 大小：430kb | 下载：0

[VHDL编程] music

说明：verilog实现FPGA板的音乐播放功能，可调整不同乐谱-Verilog FPGA board music player, adjustable sheet music
<passerby9091> 在 2025-06-07 上传 | 大小：430kb | 下载：0

[VHDL编程] 8_VGA

说明：基于EP2C8Q208C8N的vga程序，对于入门FPGA有帮助-Based EP2C8Q208C8N the vga procedures for entry FPGA helpful
<王辉> 在 2025-06-07 上传 | 大小：430kb | 下载：0

[VHDL编程] step_motor_fenpin

说明：步进电机驱动，采用Verilog语言分频法设计，可实现一直转动。-Stepper motor drive, using Verilog language crossover method designed to achieve has been rotated.
<李西平> 在 2025-06-07 上传 | 大小：430kb | 下载：0

[VHDL编程] Song-playback-circuit-design-VHDL

说明：乐曲播放电路VHDL设计 附仿真报告、顶层文件和源程序-Song playback circuit design VHDL simulation report attached, and the top-level source file
<> 在 2025-06-07 上传 | 大小：430kb | 下载：0

[VHDL编程] 13_smg_interface_demo

说明：计时器，并使用数码管来显示。计数程序产生一个６位的十进制的计数器，个位的计数为 100ms, 个位计到９进位，所以十位的计数为１s, 百位为 10s, 依次类推(A timer, and a digital tube to display.The counting program produces a 6 bit decimal counter, the number of bits is 100ms, the bit is 9, so the count of the ten bits is
<峰123456> 在 2025-06-07 上传 | 大小：430kb | 下载：0