[VHDL编程] verilog_ise_spatan3_clock

说明：verilog 时钟程序实例在ise下编译通过spatan3的芯片-Verilog clock procedures and ideally under the examples compiled by the chip spatan3
<wanglei> 在 2025-07-08 上传 | 大小：448kb | 下载：0

[VHDL编程] VHDL-vga_core(vhdl)

说明：VHDL-vga_core(vhdl).rar FPGA上实现 VGA的IP（VHDL）-VHDL-vga_core (vhdl). RarFPGA realize VGA on the IP (VHDL)
<nanotalk> 在 2025-07-08 上传 | 大小：448kb | 下载：0

[VHDL编程] EDAguide

说明：详尽的eda实验指导书，介绍vhdl在实验板上的应用，适合初学者-EDA detailed experimental guide book on the experiment on-board VHDL applications, suitable for beginners
<xiaoshuai> 在 2025-07-08 上传 | 大小：448kb | 下载：0

[VHDL编程] 4bit.elock

说明：4位电子密码锁，有详细的步骤说明，有功能仿真图，值得一看-4 electronic code locks, has detailed the steps that have functional simulation map, worth a visit
<李里> 在 2025-07-08 上传 | 大小：448kb | 下载：0

[VHDL编程] 2FFTAlgorithm-basedFPGADesign

说明：基_2FFT算法的FPGA设计与实现，适合做fpga的工程技术人员参考及设计-_2FFT Algorithm-based FPGA Design and Implementation for fpga to do engineering and design reference
<bonjour> 在 2025-07-08 上传 | 大小：448kb | 下载：0

[VHDL编程] yetert

说明：This package includes 4-bit calculator designed in Xilinx FPGA 10 using VHDL. This calculator contains 3 registers, 1 ALU, 1 decoder and 1 FSM (finite state machine).
<crion> 在 2025-07-08 上传 | 大小：448kb | 下载：0

[VHDL编程] sdram

说明：how to use sdram ip ， just for fpga
<baoyu> 在 2025-07-08 上传 | 大小：448kb | 下载：0

[VHDL编程] ledwater

说明：Spartan 3E开发板上实现的流水灯功能-Spartan 3E development board to achieve the water light function
<wangliang> 在 2025-07-08 上传 | 大小：448kb | 下载：0

[VHDL编程] Multiplexer

说明：Source code of multiplexer on VHDL. The compilation is done in Quartus II for Cyclone II.
<Dave> 在 2025-07-08 上传 | 大小：448kb | 下载：0

[VHDL编程] EasyUnderstandingAboutUSBForBeginner

说明：USB Explain for beginners
<auronstein> 在 2025-07-08 上传 | 大小：448kb | 下载：0

[VHDL编程] ALU_4bit

说明：4-bit ALU in verilog
<khang7 > 在 2025-07-08 上传 | 大小：447kb | 下载：0

[VHDL编程] 现有16位寄存器。初始值为0

说明：现有16位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位，并且将输入的数据data_in作为寄存器的最低位，寄存器原来的最高位将被丢弃。要求每个周期实时输出该16位寄存器对7求余的余数data_out[20]。(Existing 16 bit register. The initial value is 0. The value of each clock cycle register will shift 1 bit to the left, and the input data wil
<echokiii> 在 2025-07-08 上传 | 大小：447kb | 下载：4